TW201830526A - 製造半導體裝置的方法 - Google Patents

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傅千驊
林耕雍
林延勳
陳冠雄
郭瑞年
洪銘輝
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國立臺灣大學
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Abstract

一種用於製造半導體裝置之方法，包括在基板上形成半導體層，直接在所形成之半導體層上形成高介電常數介電層，以及對半導體層、高介電常數介電層、及基板進行退火。半導體層為第Ⅲ-V族化合物半導體。

Description

製造半導體裝置的方法
本揭露內容實施例係關於具有高介電常數介電層的半導體裝置及其製造方法。
在金屬-氧化物-半導體結構中，在由例如高介電常數(high-κ)介電材料形成之氧化層與由例如第Ⅲ-V族材料形成之半導體層之間的界面具有低熱穩定性，並且不能夠維持於700℃或更高的溫度。當處理溫度低於700℃時，其嚴重地阻礙了在電晶體的源極/汲極區域中離子佈植的有效活化(activation)及/或源極/汲極再生長以降低歐姆觸點電阻。在將高介電常數介電層生長至半導體層上之前，一些研究人員插入介面鈍化層(interfacial passivation layer,IPL)以克服熱穩定性問題；然而，較低介電常數的IPL透過減少總介電常數，而減少了使用生長之高介電常數介電層的益處。
另一方面，由於具有高介面密度(interfacial trap densities)，在高介電常數介電層與例如為(In)GaAs層的半導體層之介面處的費米能階(Fermi level)可能被固 定住，這可能導致高效能反轉通道(inversion-channel)電晶體失效。
根據本揭露內容之多個實施方式，係提供一種製造半導體裝置之方法，包含形成半導體層於基板上。直接形成一或多個高介電常數介電層於初形成(as-formed)之半導體層上。退火處理半導體層、一或多個高介電常數介電層及基板，其中半導體層為第Ⅲ-V族化合物半導體。
為使本揭露內容之上述及其他目的、特徵和優點更明顯易懂，下文特舉出較佳實施例，並配合所附圖式詳細說明如下。
1‧‧‧閘電極
2‧‧‧閘極絕緣層
3‧‧‧源極及汲極接觸
4‧‧‧源極及汲極區域
5‧‧‧通道區域
6‧‧‧絕緣層
10‧‧‧基板
100‧‧‧基板
110‧‧‧半導體層
120‧‧‧高介電常數介電層
130‧‧‧保護層
141‧‧‧第一電極
142‧‧‧第二電極
S210‧‧‧步驟
S220‧‧‧步驟
S230‧‧‧步驟
S240‧‧‧步驟
S250‧‧‧步驟
S71‧‧‧步驟
S72‧‧‧步驟
S73‧‧‧步驟
S74‧‧‧步驟
t1‧‧‧厚度
t2‧‧‧厚度
當結合隨附圖式閱讀時，自以下詳細描述將很好地理解本揭露內容之態樣。應注意，根據工業中的標準實務，各特徵並非按比例繪製。事實上，出於論述清晰之目的，可任意增加或減小各特徵之尺寸。
第1圖示意性地繪示根據本揭示之實施例的包括具有高介電常數介電層及半導體層之多層結構的金屬-氧化物-半導體(MOS)電容器的橫截面圖。
第2圖繪示根據本揭示之實施例的用於製造第1圖所示的MOS電容器之方法的流程圖。
第3A圖繪示MOS電容器的C-V特性，MOS電容器包含藉由原子層沉積(ALD)形成作為高介電常數介電層的Y2O3層以及作為半導體層的n-GaAs(001)-4x6，在使用ALD形成Y2O3層及n-GaAs(001)-4x6之後且在形成電極之前，在He中於900℃退火10秒。
第3B圖繪示MOS電容器的C-V特性，MOS電容器包含藉由原子層沉積(ALD)形成作為高介電常數介電層的Y2O3層以及作為半導體層的n-GaAs(001)-4x6，在使用ALD形成Y2O3層及n-GaAs(001)-4x6之後且在形成電極之前，在He中於900℃退火60秒。
第3C圖繪示MOS電容器的C-V特性，MOS電容器包含藉由原子層沉積(ALD)形成作為高介電常數介電層的Y2O3層以及作為半導體層的n-GaAs(001)-4x6，在使用ALD形成Y2O3層及n-GaAs(001)-4x6之後且在形成電極之前，在N2中於900℃退火10秒。
第3D圖繪示MOS電容器的C-V特性，MOS電容器包含藉由原子層沉積(ALD)形成作為高介電常數介電層的Y2O3層以及作為半導體層的n-GaAs(001)-4x6，在使用ALD形成Y2O3層及n-GaAs(001)-4x6之後且在形成電極之前，在N2中於900℃退火60秒。
第4A圖繪示MOS電容器的C-V特性，MOS電容器藉由原子層沉積(ALD)形成作為高介電常數介電層的Y2O3層以及作為半導體層的n-GaAs(001)-4x6，在使用ALD形成Y2O3層及n-GaAs(001)-4x6之後且在形成電極之前，在He 中於900℃退火10秒，並且在形成電極之後，在成形氣體(forming gas)中於400℃退火10秒。
第4B圖繪示MOS電容器的C-V特性，MOS電容器藉由原子層沉積(ALD)形成作為高介電常數介電層的Y2O3層以及作為半導體層的n-GaAs(001)-4x6，在使用ALD形成Y2O3層及n-GaAs(001)-4x6之後且在形成電極之前，在N2中於900℃退火60秒，並且在形成電極之後，在成形氣體中於400℃退火10秒。
第5圖繪示藉由根據本揭示之實施例的方法製造的MOS電容器的介面缺陷密度Dit，介面缺陷密度Dit藉由電導法(conductance method)及準靜態電容電壓(quasi-static capacitance voltage,QSCV)方法量測。
第6A圖至第6C圖分別繪示沿著源極及汲極區域之方向截取的第一橫截面示意圖、沿著垂直於源極及汲極區域之方向的方向截取的第二橫截面示意圖、以及平面金屬-氧化物-半導體場效電晶體(MOSFET)的俯視示意圖。
第7圖繪示用以製造第6A圖至第6C圖所示的平面金屬-氧化物-半導體場效電晶體的製程流程圖。
第8A圖至第8C圖分別繪示沿著源極及汲極區域之方向截取的第一橫截面示意圖、沿著垂直於源極及汲極區域之方向的方向截取的第二橫截面示意圖、以及鰭式金屬-氧化物-半導體場效電晶體的俯視示意圖。
第9A圖及第9B圖分別繪示沿著源極及汲極區域之方向截取的橫截面示意圖以及環繞式閘極(gate-all-around)金屬-氧化物-半導體場效電晶體的俯視示意圖。
以下揭示內容提供許多不同實施例或實例，以便實施所提供標的之不同特徵。下文描述組件及排列之特定實例以簡化本揭露內容。當然，此些實例僅為示例且並不意欲為限制性。舉例而言，以下描述中在第二特徵上方或第二特徵上形成第一特徵可包括以直接接觸形成第一特徵及第二特徵的實施例，且亦可包括可在第一特徵與第二特徵之間形成額外特徵以使得第一特徵及第二特徵可不處於直接接觸的實施例。另外，本揭露內容可在各實例中重複元件符號及/或字母。此重複係出於簡明性及清晰目的並且本身並不指示所論述之各實施例及/或配置之間的關係。
進一步地，為了便於描述，本文可使用空間相對性術語(諸如「之下」、「下方」、「下部」、「上方」、「上部」及類似者)來描述諸圖中所示出之一個元件或特徵與另一元件(或多個元件)或特徵(或多個特徵)之關係。除了諸圖所描繪之定向外，空間相對性術語意欲包含使用或操作中裝置之不同定向。裝置可經其他方式定向(旋轉90度或處於其他定向)且由此可類似解讀本文所使用之空間相對性描述詞。
在本揭露內容全文中，用以描述參數的「約」或「近似」意謂設計誤差/餘量(margin)、製造誤差/餘量、及量測誤差等，此被認為用以定義參數。所屬技術領域中具有通常知識者應可理解此描述。
第1圖示意性地繪示根據本揭示之實施例的金屬-氧化物-半導體(MOS)電容器的橫截面示意圖，金屬-氧化物-半導體(MOS)電容器包括具有高介電常數介電層及半導體層之多層結構。
參考第1圖，MOS電容器包括基板100及在基板100上方形成的多層結構，此多層結構包括半導體層110及一或多個高介電常數介電層120。可替代地及/或選擇性地，多層結構進一步包括保護層130，保護層130設置在一或多個高介電常數介電層120上以保護一或多個高介電常數介電層不直接暴露於外部。MOS電容器進一步包括第一及第二電極141及142，第一及第二電極141及142分別設置在保護層130上及基板100之底表面上。若不使用保護層130，則第一電極141設置在高介電常數介電層120上。
根據其他實施例，在多層結構包括半導體層110、高介電常數介電層120、及可選保護層130，且多層結構經實施至其他類型之半導體裝置諸如金屬-氧化物-半導體場效電晶體(MOSFET)中的情形下，形成於可選用的保護層130上的第一電極141可經配置為閘極電極，並且可省略第二電極142。參考第6A至9B圖，這些特徵將更加明顯，第6A至9B圖將在後面描述。
基板100可為第Ⅲ-V族化合物半導體，包括AlN、AlP、AlAs、AlSb、AlBi、GaN、GaP、GaAs、GaSb、GaBi、InN、InP、InAs、InSb、InBi、AlxGa1-xAs(0<x<1)、或InyGa1-yAs(0<y<1)。在其他實施例中，基板可為第Ⅱ-Ⅵ族或第Ⅳ族半導體，諸如Si及Ge。多層結構形成於基板100之表面上，基板100之表面可為藉由例如化學機械研磨(CMP)獲得之平坦表面，或可為圖案化之結構，諸如其上形成之階梯或具有任何有意地形成或無意地形成的紋理。在一些實施例中，多層結構可跨過基板100之整個沉積表面延伸，但本揭露內容不限於此。
半導體層110為第Ⅲ-V族化合物半導體，包括AlN、AlP、AlAs、AlSb、AlBi、GaN、GaP、GaAs、GaSb、GaBi、InN、InP、InAs、InSb、InBi、或以上半導體之組合，包括但不限於AlxGa1-xAs(0<x<1)及InyGa1-yAs(0<y<1)。根據一些實施例，半導體層110之主表面之定向係(001)定向。在一些其他實施例中，半導體層110之主表面之定向可為(111)、(110)或(0001)H。半導體層110可藉由例如金屬有機化學氣相沉積(MOCVD)或分子束磊晶(MBE)形成，但本揭露內容不限於此。
在本揭露內容中，高介電常數介電層/材料指具有大於3.9(二氧化矽(SiO2)之介電常數)之介電常數的層/材料，並且非高介電常數介電層/材料指具有不大於3.9之介電常數的層/材料。在一些實施例中，一或多個高介電常數介電層120可為高介電常數氧化物，例如，Y2O3、HfO2、 ZrO2、TiO2、Sc2O3、Al2O3、Ga2O3、La2O3、Ce2O3、Pr2O3、Nd2O3、Sm2O3、Eu2O3、Gd2O3、Dy2O3、Ho2O3、Er2O3、Tm2O3、或Lu2O3、或以上例示性氧化物之組合、或任何其他適當的材料。在其他實施例中，一或多個高介電常數介電層120可為基於氮化物的材料，例如，AlN。在一些實施例中，高介電常數介電層120可具有為SiO2之介電常數的三倍的介電常數。一或多個高介電常數介電層120可包括由以上高介電常數介電材料之其中一種形成的一層以及由以上高介電常數介電材料中之另一種高介電常數介電材料形成的另一層，但本揭露內容不限於此。一或多個高介電常數介電層120可藉由例如原子層沉積(ALD)直接在半導體層110上形成，但本揭露內容不限於此。
根據一些實施例，在半導體層110與緊鄰半導體層110之介電層(亦即，一或多個高介電常數介電層120直接形成在半導體層110上)之間的介面的介面缺陷密度Dit係從約2×1011cm-2eV-1至約3×1011cm-2eV-1。在一些實施例中，介面缺陷密度Dit可低於約2×1011cm-2eV-1。在介面缺陷密度Dit係從約2×1011cm-2eV-1至約3×1011cm-2eV-1的情形中，可得到在半導體層110與一或多個高介電常數介電層120之間的介面處形成的高效能反轉通道。
根據本揭露內容之實施例，一或多個高介電常數介電層120直接形成在半導體層110上而沒有任何介面鈍化層，諸如AlN(在一或多個高介電常數介電層由氧化物形成的情形中)或Si，或在沉積高介電常數介電層120之前不 在半導體層110上進行任何預表面處理。預表面處理包括一或多個化學處理、氮化處理及電漿處理。在一些實施例中，一或多個高介電常數介電層120形成於半導體層110之初沉積(as-deposited)或初形成(as-formed)的表面上。在一情況中，結構所包括的介面並非藉由根據本揭露內容之實施例的方法形成，而是藉由包括在形成介電層之前形成介面鈍化層的方法、或包括在形成介電層之前進行預表面處理的方法，介面缺陷密度Dit將大於藉由根據本揭露內容之實施例的方法達成的約2×1011cm-2eV-1至約3×1011cm-2eV-1之範圍。
如第1圖所示，第一電極141設置在一或多個介電層120之一個側面上，此側面相對於半導體層110形成於其上的一或多個介電層120的另一側面，第一電極141可由摻雜之多晶矽、金屬矽化物、W、Co、Ni、Al、Ti、TiN、Au、Pt或其合金、或任何其他適當的閘極電極材料形成。在基板100之底表面上的第二電極142可由Ti/Au、AuGe、AuBe、AuZn、Ni或其合金形成。第一及第二電極141及142的形狀不限於第1圖所示的這些形狀。在一些實施例中，第一電極141可完整地覆蓋一或多個介電層或與一或多個介電層重疊，及/或第二電極142可部分地覆蓋或與基板100之底表面重疊。
參考第1圖，可選擇性地形成保護層130於一或多個高介電常數介電層120上，以使得可能容易受濕氣影響 的一或多個高介電常數介電層120可被保護，而不直接暴露至含有溼氣的空氣。
然而，在一些其他實施例中，若一或多個高介電常數介電層在空氣中或在其暴露之環境中為穩定的，或若第一電極141完全覆蓋一或多個高介電常數介電層120以保護一或多個高介電常數介電層120，則可以省略保護層130。在此情形中，第一電極141可直接形成在一或多個高介電常數介電層120上。
在一些實施例中，一或多個高介電常數介電層120之厚度t1可在約0.1nm至約10nm之範圍中。當厚度t1大於約10nm時，MOS電容器所需的電容值降低並且一或多個高介電常數介電層120的沉積時間可能過長，不可避免地增加不必要的製造時間及成本。然而，一或多個高介電常數介電層120之厚度t1不限於此，並且可以根據設計細節調節。
保護層130之厚度t2可在約0.5nm至約8nm之範圍中。當保護層130之厚度t2小於約0.5nm時，因為濕氣可滲透進2nm或更小之厚度的保護層130，保護層120可能不能夠有效保護在其下方形成的一或多個高介電常數介電層，並且當保護層130之厚度t2大於約8nm時，保護層130之沉積時間可能過長，不可避免地增加不必要的製造時間及成本，以及MOS電容器之電容必須不可避免地降低。在一些實施例中，一或多個高介電常數介電層120之厚度t1以及保護層130之厚度t2的各小於1nm。在一些實施例中，一或 多個高介電常數介電層120之厚度t1與保護層130之厚度t2的總合小於1nm。然而，保護層130之厚度t2不限於此，並且可根據設計細節調節。
所屬領域中具有通常知識者應瞭解在保護層130係包括在多層結構中之另一高介電常數介電層的情形中，與省略保護層130的實例相比，可減少一或多個介電層120之厚度t1。
第2圖繪示根據本揭露內容之實施例的用於製造圖1所示之MOS電容器之方法的流程圖。
在參考第1圖及第2圖之以下描述中，將重度摻雜之N型GaAs基板描述為例示性基板，將矽摻雜之GaAs(001)層描述為例示性半導體層，將藉由例如ALD形成之Y2O3層描述為例示性高介電常數介電層，將在Y2O3層上形成之Al2O3層描述為例示性保護層，並且將Ni電極及Ti/Au電極分別描述為例示性的第一及第二電極。在所屬技術領域中具有通常知識者應理解本揭露內容應不限於此並且可以替代地及/或選擇性地使用上文所述之其他材料。
參考第1圖及第2圖，形成具有4x6表面之GaAs(001)的半導體層110於基板100上，例如藉由分子束磊晶(MBE)或金屬有機化學氣相沉積(MOCVD)來形成，基板100為GaAs-N+基板(S210)。在一些實施例中，當將GaAs(001)-2x4加熱至520~580℃而沒有砷蒸氣壓在其表面時，可首先形成具有2x4表面之GaAs(001)層，並且隨後在其上形成具有4x6表面之GaAs(001)層。
其後，一或多個高介電常數介電層120在半導體層110上形成，一或多個高介電常數介電層120可為藉由ALD形成之Y2O3層(S220)。Y2O3層可以利用適當的前驅物(諸如環戊二烯基型化合物及水)及適當的反應劑(諸如Y(EtCp)3、(iPrCp)2Y(iPr-amd)、Y(iPrCp)3、Y(Cp)3、及Y(MeCp)3)生長，但本揭露內容不限於此。重複地形成構成一或多個高介電常數介電層120的複數個Y2O3單層所需之循環，可被決定為等於一或多個高介電常數介電層120之期望厚度t1與ALD Y2O3單層之厚度的比率。在其他實施例中，一或多個高介電常數介電層120之生長可藉由其他氣相沉積方法進行，包括但不限於分子層沉積(MLD)、化學氣相沉積(CVD)、濺鍍、分子束磊晶(MBE)、或化學束磊晶(CBE)。
根據本揭露內容之實施例，在步驟S210與S220之間，不進行半導體層110之表面處理，表面處理包括但不限於化學清潔、熱處理、陽極處理、電漿處理、及/或真空處理，例如，低於760torr之壓力。
根據本揭露內容之實施例，在步驟S210與S220之間，不進行表面鈍化，表面鈍化包括但不限於將基板100連同其上形成之半導體層110浸漬至(NH4)2S溶液中、藉由熱處理或電漿處理之表面氮化、以及形成介面鈍化層諸如AlN及Si。
亦即，一或多個高介電常數介電層120直接形成在初沉積(或初形成)之半導體層110的表面上。在一些 實施例中，在不把基板100從多腔室MBE/ALD系統拿走的情況下，半導體層110之生長(S210)及一或多個高介電常數介電層120(S220)之生長可在多腔室MBE/ALD系統中進行。換言之，在不暴露至大氣的情況下，在低壓條件下將基板從一個真空腔室(MBE腔室)傳送至另一真空腔(ALD腔室)，基板具有半導體層110形成於其上。
可替代地及/或可選擇地，保護層120，例如為Al2O3層，可藉由例如ALD在一或多個高介電常數介電層120上形成(S230)。Al2O3層可利用適當的前驅物(諸如三甲基鋁(TMA))與適當的反應劑(諸如水蒸氣、氧氣、及臭氧)生長，但本揭露內容不限於此。重複地形成構成保護層130的複數個Al2O3單層所需之循環，可被決定為等於保護層130之期望厚度t2與ALD Al2O3單層之厚度的比率。在其他實施例中，保護層之生長可藉由其他氣相沉積方法進行，包括但不限於分子層沉積(MLD)、化學氣相沉積(CVD)、濺鍍、分子束磊晶(MBE)、或化學束磊晶(CBE)。在一些實施例中，為了避免一或多個高介電常數介電層120之任何水氣污染，在不使基板100從腔室離開的情況下，緊接著形成一或多個高介電常數介電層120後，保護層130之生長可在用於形成一或多個高介電常數介電層120的相同腔室中進行。
其後，在一些實施例中，基板100連同多層結構，多層結構包括半導體層110、一或多個高介電常數介電層120、及在基板100上選擇性形成之保護層130，於退火 溫度(例如，從室溫至約1500℃，室溫可介於20-35℃，例如25℃或27℃)中退火(S240)。退火溫度可以以例如約50℃/秒的速率從室溫增加。在一些實施例中，退火溫度可從約300℃至約1050℃持續約0.1秒至約10小時。在實施例中，退火製程可從約850℃至約1050℃進行約0.1秒至約90秒。退火可藉由退火腔室或爐進行。
在一些實施例中，退火的溫度可於高於一或多個高介電常數介電層120及/或保護層130之沉積溫度，在沉積一或多個高介電常數介電層120及/或保護層130的多腔室系統中進行。在此情形中，在不使基板100從多腔室系統離開的情況下，在形成一或多個高介電常數介電層120及/或保護層130之後可將基板100連同一或多個高介電常數介電層120及/或其上形成之保護層130進行退火。
在一些實施例中，退火可藉由雷射退火進行。
退火製程可在空氣、或具有低反應性的氣體(諸如N2、He、Ar、及其組合)、或高度反應性氣體(諸如H2、O2及臭氧、及其組合)中進行。在一個實施例中，退火處理可在含氮氣體(包括中性形式之氮氣體、即時氮電漿、NH3、或其他有機含氮氣體、或其組合)中進行。
其後，第一及第二電極141及142分別在保護層130及基板100之底表面上形成(S250)。第一電極141可為例如藉由電子束蒸發形成的Ni電極，並且第二電極可為多層電極，諸如藉由例如熱蒸發形成之Ti/Au。
可選擇地，在形成第一及第二電極141及142之後，可進行後金屬化退火(PMA)，例如在成形氣體(forming gas)或其他含氫氣體下於從約300℃至約500℃之溫度。
如上文所述的根據上文提及之方法製造的MOS電容器的C-V特性顯示於第3A圖至第4B圖中。除了退火條件彼此不同之外，MOS電容器之各個層之製造條件相同。
第3A圖繪示MOS電容器的C-V特性，MOS電容器包含藉由原子層沉積(ALD)形成作為高介電常數介電層的Y2O3層以及作為半導體層的n-GaAs(001)-4x6，在使用ALD形成Y2O3層及n-GaAs(001)-4x6之後且在形成電極之前，在He中於900℃退火10秒；第3B圖繪示MOS電容器的C-V特性，MOS電容器包含藉由原子層沉積(ALD)形成作為高介電常數介電層的Y2O3層以及作為半導體層的n-GaAs(001)-4x6，在使用ALD形成Y2O3層及n-GaAs(001)-4x6之後且在形成電極之前，在He中於900℃退火60秒；第3C圖繪示MOS電容器的C-V特性，MOS電容器包含藉由原子層沉積(ALD)形成作為高介電常數介電層的Y2O3層以及作為半導體層的n-GaAs(001)-4x6，在使用ALD形成Y2O3層及n-GaAs(001)-4x6之後且在形成電極之前，在N2中於900℃退火10秒；以及第3D圖繪示MOS電容器的C-V特性，MOS電容器包含藉由原子層沉積(ALD)形成作為高介電常數介電層的Y2O3層以及作為半導 體層的n-GaAs(001)-4x6，在使用ALD形成Y2O3層及n-GaAs(001)-4x6之後且在形成電極之前，在N2中於900℃退火60秒。
第3A圖至第3D圖所示的從100Hz至1Mhz量測的C-V曲線指示於累積區域之頻率分散(frequency dispersions)分別為22.7%(5.6%/decade)、34.8%(8.7%/decade)、16.7%(5.6%/decade)、以及14%(3.5%/decade)。
第4A圖繪示MOS電容器的C-V特性，MOS電容器藉由原子層沉積(ALD)形成作為高介電常數介電層的Y2O3層以及作為半導體層的n-GaAs(001)-4x6，在使用ALD形成Y2O3層及n-GaAs(001)-4x6之後且在形成電極之前，在He中於900℃退火10秒，並且在形成電極之後，在成形氣體(forming gas)中於400℃退火10秒(又稱成形氣體退火(forming gas annealing,FGA))，並且第4B圖繪示MOS電容器的C-V特性，MOS電容器藉由原子層沉積(ALD)形成作為高介電常數介電層的Y2O3層以及作為半導體層的n-GaAs(001)-4x6，在使用ALD形成Y2O3層及n-GaAs(001)-4x6之後且在形成電極之前，在N2中於900℃退火60秒，並且在形成電極之後，在成形氣體中於400℃退火10秒。
第4A圖及第4B圖所示的從100Hz至1Mhz量測的C-V曲線指示於累積區域之頻率分散分別為18.7%(4.7%/decade)及10.3%(2.6%/decade)。
第5圖繪示藉由根據本揭露內容之實施例的方法製造的MOS電容器的介面缺陷密度Dit，介面缺陷密度Dit藉由電導法及準靜態電容電壓(QSCV)方法量測。
參考第5圖，針對He退火之MOS電容器，從能隙中心至導電帶最小值的介面缺陷密度Dit係在(12至30)×1011eV-1cm-2之範圍中，並且針對N2退火之MOS電容器的介面缺陷密度Dit，係在(6.3至20)×1011eV-1cm-2之範圍中。在圍繞能隙中心(mid-gap)之介面缺陷密度Dit中未發現尖峰。在1.0至1.1eV的能量範圍(E-EV)中的藉由室溫電導法量測的針對N2退火之MOS電容之介面缺陷密度Dit之範圍為2×1011eV-1cm-2至4×1011eV-1cm-2，其中EV為價帶最大值。MOS電容器之介面缺陷密度Dit在高於價帶邊緣1eV處量測約為1×1012eV-1cm-2，MOS電容器包括藉由分子束沉積(MBD)形成的作為高介電常數介電層之Al2O3層及作為半導體層之n-GaAs(001)，介面缺陷密度Dit相對高於包括藉由ALD形成為高介電常數介電層的Y2O3的MOS電容器之彼等。
根據本揭露內容之實施例，MOS電容器之以上多層結構及用於製造多層結構之方法可用以形成其他類型之半導體裝置，例如，金屬-氧化物-半導體場效電晶體(MOSFET)。
第6A圖至第6C圖分別繪示沿著源極及汲極區域之方向截取的第一橫截面示意圖、沿著垂直於源極及汲極區域之方向的方向截取的第二橫截面示意圖、以及平面金屬 -氧化物-半導體場效電晶體的俯視示意圖。第6A圖至第6C圖所示的金屬-氧化物-半導體場效電晶體之通道區域及閘極絕緣層藉由先前提及之多層結構實施，多層結構包括半導體層、一或多個高介電常數介電層、及選擇性的保護層。
參考第6A圖至第6C圖，金屬-氧化物-半導體場效電晶體在半導體基板10上形成並且包括源極及汲極區域4、源極及汲極區域之間的通道區域5、以及覆蓋通道區域5的閘極絕緣層2。MOSFET之源極及汲極觸點3分別在源極及汲極區域4上形成以電性連接至源極及汲極區域4。MOSFET進一步包括覆蓋閘極絕緣層2的閘極電極層1。
通道區域5可為藉由先前提及之製程形成的先前提及之MOS電容器的半導體層110，並且閘極絕緣層2可為藉由先前提及之製程形成的先前提及之MOS電容器的一或多個高介電常數介電層120。與當前的金屬-氧化物-半導體場效電晶體不同，其中介面鈍化層(諸如非高介電常數介電質)插入於通道區域與高介電常數介電層之間，在此實施例中，由一或多個高介電常數介電層構成的閘極絕緣層2直接形成在通道區域5上。
在通道區域5與閘極絕緣層2之間的介面之介面缺陷密度Dit係從約2×1011cm-2eV-1至約3×1011cm-2eV-1。在一些實施例中，介面缺陷密度Dit可低於約2×1011cm-2eV-1。在介面缺陷密度Dit係從約2×1011cm-2eV-1至約3×1011cm-2eV-1的情形中，可能得到於通道區域5與閘極絕緣層2之間的介面處的高效能反轉通道。另 一方面，在一情形中，通道閘極絕緣層結構包括通道與閘極絕緣層之介面，閘極絕緣層之介面不藉由根據本揭露內容之實施例的方法形成而是藉由包括在形成閘極絕緣層之前形成層間鈍化層的方法形成、或藉由包括在形成閘極絕緣層之前預表面處理之方法形成，介面缺陷密度Dit將大於藉由根據本揭示之實施例的方法獲得的約2×1011cm-2eV-1至約3×1011cm-2eV-1之範圍。
閘極電極1可藉由先前提及之製程形成，此製程用於在MOS電容器中形成先前提及之第一電極。在其他實施例中，閘極電極1由摻雜之多晶矽、W、Co、Ni、Al、Ti、TiN或其合金、或任何其他適當的閘極電極材料製成。
儘管未示於第6A圖至第6C圖中，在一些實施例中，保護層可選擇性地插入閘極電極1與閘極絕緣層2之間，此保護層可為另一高介電常數介電材料，不同於直接接觸通道區域5之高介電常數介電材料。
第7圖繪示用以製造第6A圖至第6C圖所示之平面MOSFET的製程流程圖。
參考第6A圖至第7圖，通道區域5在基板100(S71)上藉由使用分子束磊晶(MBE)、金屬有機化學氣相沉積(MOCVD)、或原子層沉積(ALD)形成。
其後，在沒有通道區域5的任何表面處理的情況下，表面處理包括但不限於化學清潔、熱處理、陽極處理、電漿處理、及/或真空處理的任何表面處理，由一或多個高介電常數介電層構成之閘極絕緣層2直接形成在通道區域5 上，接著執行退火製程(S72)。在此實施例中，在形成通道區域5之後並在通道區域5上直接形成閘極絕緣層2之前，不進行表面鈍化，表面鈍化包括但不限於將基板10連同其上形成之通道區域5浸漬至(NH4)2S溶液中、藉由熱處理或電漿處理表面氮化、以及形成層間鈍化層諸如AlN及Si。選擇性地，保護層可在退火製程之前形成在一或多個高介電常數介電層上。
在所屬技術領域中具有通常知識者應瞭解形成通道區域5、形成閘極絕緣層2、以及選擇性地形成保護層、及退火可分別表示為在第2圖中的步驟S210、S220、S230、及S240。在MOSFET中針對基板10、通道區域5、及閘極絕緣層2(為高介電常數介電材料並且包括選擇性的保護層)所選用的材料可參考第1圖及第2圖中基板100、半導體層110、一或多個高介電常數介電層120、及可選保護層130的描述。為了避免贅述，本文將省略重疊之描述。
其後，源極及汲極例如藉由離子植入而形成(S73)。
接著，形成覆蓋閘極絕緣層2之閘極電極1、以及接觸源極及汲極區域之源極及汲極觸點3(S74)。
根據其他實施例，上述MOS電容器之多層結構及用於製造多層結構之方法可用以形成其他類型之金屬-氧化物-半導體場效電晶體，例如，鰭式金屬-氧化物-半導體場效電晶體及環繞式閘極(gate-all-around)金屬-氧化物-半導體場效電晶體。
第8A圖至第8C圖分別繪示沿著源極及汲極區域之方向截取的第一橫截面示意圖、沿著垂直於源極及汲極區域之方向的方向截取的第二橫截面示意圖、以及鰭式MOSFET的俯視示意圖。第9A圖及第9B圖分別繪示沿著源極及汲極區域之方向截取的橫截面示意圖以及環繞式閘極(gate-all-around)金屬-氧化物-半導體場效電晶體的俯視示意圖。
相同參考數字使用於第6A圖至第6C圖、第8A圖至第8C圖、及第9A圖與第9B圖中以表示相同或相似元件。因此，本文將省略重疊之描述以避免贅述。
然而，在所屬技術領域中具有通常知識者應瞭解在第8A圖至第8C圖所示的鰭式金屬-氧化物-半導體場效電晶體中的源極及汲極區域3、以及通道區域5形成於從基板10突出之鰭結構中。此外，埋入之絕緣層6可在基板10中形成以降低洩漏電流(leak current)。
在所屬技術領域中具有通常知識者應瞭解在第9A圖至第9B圖所示之環繞式閘極金屬-氧化物-半導體場效電晶體中的閘極絕緣層2及閘極電極1包覆通道區域5周圍，而非僅覆蓋在第6A圖至第6C圖所示的金屬-氧化物-半導體場效電晶體中示出的通道區域5之頂表面。
用於製造鰭式金屬-氧化物-半導體場效電晶體及環繞式閘極金屬-氧化物-半導體場效電晶體之方法可參考第2圖及第7圖所示的製程流程圖，並且出於避免贅述之目的，本文將省略其描述。
如上文所述，根據本揭露內容之一些實施例，高介電常數介電層直接形成在半導體層上，而無表面鈍化或表面處理(諸如形成插入之介面鈍化層(IPL)，此介面鈍化層具有與其間之高介電常數介電層之介電常數相比較低之介電常數)。在高介電常數介電層與半導體層之間的介面可具有極低介面缺陷密度。在一些實施例中，介面缺陷密度Dit可為2-3×1011cm-2eV-1。介面可以維持於高於700℃之溫度，例如最高至1050℃，而不降低其特性。在一些實施例中，介面可允許製造積體電路時需要的製程於高於700℃之溫度進行，諸如在源極/汲極區域中離子佈植或源極/汲極再生長。此外，在生長高介電常數介電層之前不對半導體層進行表面處理或表面鈍化的情況下，可降低製造時間和成本。
根據本揭露內容之一個態樣，一種用於製造半導體裝置之方法包括在基板上形成半導體層，直接在初形成之半導體層上形成一或多個高介電常數介電層，以及退火處理半導體層、一或多個高介電常數介電層及基板。半導體層為第Ⅲ-V族化合物半導體。
在某些實施例中，退火處理在含氮氣體(包括N2、NH3、含氮氣體、或其組合)、惰性氣體(包括氦氣或氬氣)、或其他氣體(包括氧氣或氫氣)中進行，並且退火處理於具有從約850℃至約1050℃之範圍的退火溫度進行。
在某些實施例中，第Ⅲ-V族化合物半導體包括選自由AlP、AlAs、AlSb、AlBi、GaN、GaP、GaAs、GaSb、 GaBi、InN、InP、InAs、InSb、InBi、AlxGa1-xAs(0<x<1)、InxGa1-xAs(0<y<1)、及其組合所組成之群組的至少一種。
在某些實施例中，一或多個高介電常數介電層為高介電常數氧化物。
在某些實施例中，高介電常數氧化物係選自由HfO2、ZrO2、TiO2、Sc2O3、Al2O3、Ga2O3、Y2O3、La2O3、Ce2O3、Pr2O3、Nd2O3、Sm2O3、Eu2O3、Gd2O3、Dy2O3、Ho2O3、Er2O3、Tm2O3、Lu2O3、及其組合所組成之群組的至少一種。
在某些實施例中，一或多個高介電常數介電層為基於氮化物之材料。
在某些實施例中，形成一或多個高介電常數介電層包括形成複數個堆疊層。
在某些實施例中，形成一或多個高介電常數介電層藉由原子層沉積(ALD)、分子層沉積(MLD)、化學氣相沉積(CVD)、濺鍍、分子束磊晶(MBE)、或化學束磊晶(CBE)進行。
在某些實施例中，退火處理在含氮氣體、惰性氣體、或其他氣體中進行，含氮氣體包括N2、NH3、有機含氮氣體、或其組合，惰性氣體包括氦氣或氬氣，所述其他氣體包括氧氣或氫氣。
在某些實施例中，退火處理於具有從室溫至約1500℃之範圍的退火溫度進行。
在某些實施例中，半導體層為GaAs或InGaAs，並且一或多個高介電常數介電層直接接觸半導體層，一或多個高介電常數介電層包括Y2O3層。
在某些實施例中，在形成一或多個高介電常數介電層之前，不對初形成之半導體層進行表面處理。
根據本揭露內容之一個態樣，電晶體包括源極及汲極區域、在源極及汲極區域之間的半導體層、覆蓋半導體層的閘極電極層、以及在閘極電極層與半導體層之間設置的一或多個高介電常數介電層。一或多個高介電常數介電層直接接觸半導體層。在半導體層與高介電常數介電層之間的介面的介面缺陷密度Dit為從約2×1011cm-2eV-1至約3×1011cm-2eV-1。
在某些實施例中，半導體層係包括選自由AlP、AlAs、AlSb、AlBi、GaN、GaP、GaAs、GaSb、GaBi、InN、InP、InAs、InSb、InBi、AlxGa1-xAs(0<x<1)、InxGa1-xAs(0<y<1)、及其組合所組成之群組的至少一種III-V化合物半導體。
在某些實施例中，一或多個高介電常數介電層係包括選自由HfO2、ZrO2、TiO2、Sc2O3、Al2O3、Ga2O3、Y2O3、La2O3、Ce2O3、Pr2O3、Nd2O3、Sm2O3、Eu2O3、Gd2O3、Dy2O3、Ho2O3、Er2O3、Tm2O3、Lu2O3、及其組合所組成之群組的至少一種的高介電常數氧化物。
在某些實施例中，一或多個高介電常數介電層係一基於氮化物之材料。
在某些實施例中，半導體層為GaAs或InGaAs，並且一或多個高介電常數介電層直接接觸半導體層，一或多個高介電常數介電層包含Y2O3層。
根據本揭露內容之一個態樣，一種用於形成電晶體之方法包括在基板上形成半導體層，藉由原子層沉積(ALD)直接在所形成之半導體層上形成一或多個高介電常數介電層，退火半導體層、一或多個高介電常數介電層及基板，形成源極及汲極區域，形成覆蓋一或多個高介電常數介電層的閘電極，以及形成分別電氣連接至源極及汲極區域的源極及汲極接觸。
在某些實施例中，在形成高介電常數介電層之前，不對初形成之半導體層進行表面處理。
在某些實施例中，一或多個高介電常數介電層係包括基於氮化物之材料、或選自由HfO2、ZrO2、TiO2、Sc2O3、Al2O3、Ga2O3、Y2O3、La2O3、Ce2O3、Pr2O3、Nd2O3、Sm2O3、Eu2O3、Gd2O3、Dy2O3、Ho2O3、Er2O3、Tm2O3、Lu2O3、及其組合、所組成之群組的至少一種的高介電常數氧化物。
上文概述若干實施例之特徵，使得熟習此項技術者可更好地理解本揭露內容之態樣。熟習此項技術者應瞭解，可輕易使用本揭露內容作為設計或修改其他製程及結構的基礎，以便實施本文所介紹之實施例的相同目的及/或實現相同優勢。熟習此項技術者亦應認識到，此類等效結構並 未脫離本揭露內容之精神及範疇，且可在不脫離本揭露內容之精神及範疇的情況下產生本文的各種變化、替代及更改。

Claims (1)

  1. 一種製造半導體裝置之方法，包含：形成一半導體層於一基板上；直接形成一或多個高介電常數介電層於初形成之該半導體層上；以及退火處理該半導體層、該一或多個高介電常數介電層及該基板，其中該半導體層為一第Ⅲ-V族化合物半導體。
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Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020031920A1 (en) * 1996-01-16 2002-03-14 Lyding Joseph W. Deuterium treatment of semiconductor devices
US6911707B2 (en) * 1998-12-09 2005-06-28 Advanced Micro Devices, Inc. Ultrathin high-K gate dielectric with favorable interface properties for improved semiconductor device performance
US7087480B1 (en) * 2002-04-18 2006-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Process to make high-k transistor dielectrics
US7846822B2 (en) * 2004-07-30 2010-12-07 The Board Of Trustees Of The University Of Illinois Methods for controlling dopant concentration and activation in semiconductor structures
US7432139B2 (en) * 2005-06-29 2008-10-07 Amberwave Systems Corp. Methods for forming dielectrics and metal electrodes

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