JP5995309B2 - 半導体装置及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 65
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 239000010410 layer Substances 0.000 claims description 174
- 150000004767 nitrides Chemical class 0.000 claims description 47
- 239000011247 coating layer Substances 0.000 claims description 43
- 229910052751 metal Inorganic materials 0.000 claims description 40
- 239000002184 metal Substances 0.000 claims description 40
- 230000008018 melting Effects 0.000 claims description 12
- 238000002844 melting Methods 0.000 claims description 12
- 238000004544 sputter deposition Methods 0.000 claims description 12
- 229910052721 tungsten Inorganic materials 0.000 claims description 7
- 229910052804 chromium Inorganic materials 0.000 claims description 6
- 229910052750 molybdenum Inorganic materials 0.000 claims description 6
- 229910052715 tantalum Inorganic materials 0.000 claims description 6
- 229910052719 titanium Inorganic materials 0.000 claims description 6
- 229910052735 hafnium Inorganic materials 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 4
- 229910044991 metal oxide Inorganic materials 0.000 claims description 3
- 150000004706 metal oxides Chemical class 0.000 claims description 3
- 239000007772 electrode material Substances 0.000 claims description 2
- 238000000034 method Methods 0.000 description 22
- 239000003870 refractory metal Substances 0.000 description 19
- 239000000758 substrate Substances 0.000 description 11
- 229910052581 Si3N4 Inorganic materials 0.000 description 9
- 238000009832 plasma treatment Methods 0.000 description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 9
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 8
- 230000000052 comparative effect Effects 0.000 description 7
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- 230000004048 modification Effects 0.000 description 5
- 239000001301 oxygen Substances 0.000 description 5
- 229910052760 oxygen Inorganic materials 0.000 description 5
- 238000007747 plating Methods 0.000 description 5
- 238000001771 vacuum deposition Methods 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- 229910052757 nitrogen Inorganic materials 0.000 description 4
- 229910002704 AlGaN Inorganic materials 0.000 description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 238000005546 reactive sputtering Methods 0.000 description 2
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66431—Unipolar field-effect transistors with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
- H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
- H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/47—Schottky barrier electrodes
- H01L29/475—Schottky barrier electrodes on AIII-BV compounds
Description
本発明は、半導体装置及びその製造方法に関する。
窒化物半導体を用いた半導体装置は、高周波且つ高出力で動作するパワー素子等に用いられている。特に、マイクロ波、準ミリ波、及びミリ波等の高周波帯域での増幅に適した半導体装置として、例えば高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）等のＦＥＴ（Field Effect Transistor）が知られている。
また、窒化物半導体を用いた半導体装置では、窒化物半導体層上に、保護膜として窒化シリコン膜を設けることがなされている。窒化シリコン膜を保護膜として用いることで、ドレイン電流のコラプス現象を低減することができる。例えば特許文献１では、窒化物半導体層と窒化シリコン膜との密着性を向上させるために、組成を限定した窒化シリコン膜を用いることを開示している。
窒化物半導体を用いたＦＥＴの一例として、窒化物半導体層上に設けられたゲート電極を覆うように絶縁膜が設けられる。絶縁膜上には、例えばフィールドプレート等の金属層が設けられる。このようなＦＥＴを通電させると、ゲート電極に含まれるＮｉが、絶縁膜内を金属層に向かって拡散し、その結果、ゲート電極と金属層とが短絡して故障することがある。
本発明は、上記課題に鑑みなされたものであり、通電不良を抑制することが可能な半導体装置及びその製造方法を提供することを目的とする。
本発明は、半導体層上に設けられた、Ｎｉ含有層を持つゲート電極と、前記ゲート電極を覆うように設けられ、前記ゲート電極の段差の形状を反映した段差を有する絶縁膜と、前記ゲート電極における前記Ｎｉ含有層と前記絶縁膜との間に設けられ、融点が１６００℃以上の金属又は前記金属の酸化物若しくは窒化物である被覆層と、前記絶縁膜の段差を覆う位置に設けられた金属層と、を備えることを特徴とする半導体装置である。本発明によれば、半導体装置の通電不良を抑制することができる。
上記構成において、前記融点が１６００℃以上の金属は、Ｔｉ、Ｃｒ、Ｍｏ、Ｔａ、Ｗ、およびＨｆのいずれかである構成とすることができる。
上記構成において、前記金属層は、前記ゲート電極に沿って設けられてなるフィールドプレートあるいは前記ゲート電極を覆って設けられてなるソースウォールである構成とすることができる。
上記構成において、前記被覆層の厚さは、１０ｎｍ以上且つ１００ｎｍ以下である構成とすることができる。
上記構成において、前記絶縁膜は、前記被覆層の上面及び側面に接するように形成されてなる構成とすることができる。
本発明は、半導体層上に、内壁が逆テーパ形状の開口を有するレジスト層を形成する工程と、前記レジスト層上および前記開口内の前記半導体層上に、Ｎｉ含有層を持つゲート電極の材料層を被着する工程と、スパッタ法により、前記レジスト層上および前記ゲート電極における前記Ｎｉ含有層の露出面を覆って、融点が１６００℃以上の金属又は前記金属の酸化物若しくは窒化物である被覆層を被着する工程と、前記レジスト層を除去することで、前記レジスト層上の前記材料層および前記被覆層を除去する工程と、前記被覆層上に、前記ゲート電極の段差の形状を反映した段差を有する絶縁膜を形成する工程と、前記絶縁膜の段差を覆う位置に金属層を形成する工程と、を有することを特徴とする半導体装置の製造方法である。本発明によれば、半導体装置の通電不良を抑制することができる。
上記構成において、前記融点が１６００℃以上の金属は、Ｔｉ、Ｃｒ、Ｍｏ、Ｔａ、Ｗ、およびＨｆのいずれかである構成とすることができる。
上記構成において、前記金属層は、前記ゲート電極に沿って設けられてなるフィールドプレートあるいは前記ゲート電極を覆って設けられてなるソースウォールである構成とすることができる。
上記構成において、前記レジスト層の開口は、前記ゲート電極および前記ゲート電極に接続される電極パッドのパターンを備え、前記被覆層は導電性である構成とすることができる。
本発明によれば、半導体装置の通電不良を抑制することができる。
まず、窒化物半導体を用いたＦＥＴの場合を例に、比較例１について説明する。図１は、比較例１に係る半導体装置の断面図の例である。図１のように、ＳｉＣ基板である基板１０上に、窒化物半導体層１２として、ＧａＮ層であるチャネル層１４とＡｌＧａＮ層である電子供給層１６とがこの順に設けられている。なお、基板１０とチャネル層１４との間に、ＡｌＮ層であるバリア層が設けられていてもよい。また、電子供給層１６上に、ＧａＮ層であるキャップ層が設けられていてもよい。
窒化物半導体層１２上に、例えば窒化シリコン膜である第１絶縁膜１８が設けられている。第１絶縁膜１８には開口が形成されている。この開口に埋め込まれるように、窒化物半導体層１２上に、ゲート電極２０が設けられている。ゲート電極２０は、窒化物半導体層１２側からＮｉ膜２２とＡｕ膜２４とがこの順に積層された金属膜である。つまり、ゲート電極２０は、Ｎｉ含有層を有している。ゲート電極２０は、Ｔ字形状をしたＴ型ゲート電極であり、窒化物半導体層１２にショットキー接合している。
窒化物半導体層１２上に、ゲート電極２０を挟むように、ソース電極２６とドレイン電極２８とが設けられている。ソース電極２６及びドレイン電極２８は、例えば窒化物半導体層１２側からＴｉ膜とＡｌ膜とがこの順に積層された金属膜であり、窒化物半導体層１２にオーミック接合している。
第１絶縁膜１８上に、ゲート電極２０を覆うように、例えば窒化シリコン膜である第２絶縁膜３０が設けられている。第２絶縁膜３０は、ゲート電極２０の段差の形状を反映した段差を有する。第１絶縁膜１８と第２絶縁膜３０とは、窒化物半導体層１２を保護する機能を有する。第２絶縁膜３０は、ゲート電極２０の上面及び側面に接するように設けられている。ソース電極２６上及びドレイン電極２８上には、第２絶縁膜３０と第１絶縁膜１８とを貫通して、ソース配線３２及びドレイン配線３４が設けられている。ソース配線３２は、例えばソース電極２６の上面に接して設けられている。ドレイン配線３４は、例えばドレイン電極２８の上面に接して設けられている。ソース配線３２及びドレイン配線３４は、例えばＡｕめっき層等の金属層である。
第２絶縁膜３０上に、ＦＥＴの活性領域外でソース配線３２に接続されることで、ソース電極２６に電気的に接続されたフィールドプレート３６が設けられている。フィールドプレート３６は、ゲート電極２０とドレイン電極２８との間の第２絶縁膜３０の段差を覆う位置に設けられ、ゲート電極２０に沿ってゲート電極２０上まで延在している。フィールドプレート３６は、例えばＡｕめっき層等の金属層である。
比較例１のＦＥＴに対して高温通電試験を行った。高温通電試験は、ドレイン・ソース電流が所定の大きさになるようにゲート電極２０に印加する負の電圧を制御して行った。高温通電試験後のＦＥＴにおいて、ゲート電極２０に含まれるＮｉが、接地電位となるソース電極２６と同電位のフィールドプレート３６に向かって拡散する現象が起こった。これは、ゲート電極２０に含まれるＮｉが、ゲート電極２０に吸着した水分等の酸素と反応してイオン化したＮｉ酸化物となり、高温通電試験の熱と電界によって、このイオン化したＮｉ酸化物がフィールドプレート３６に向かって拡散したものと考えられる。図１において、Ｎｉが拡散した領域を符号３８で示す。
このように、ゲート電極２０に含まれるＮｉが第２絶縁膜３０内をフィールドプレート３６に向かって拡散することで、ゲート電極２０とフィールドプレート３６とが短絡し、半導体装置が壊れてしまうことがある。そこで、このような通電不良を抑制することが可能な実施例について以下に説明する。
図２は、実施例１に係る半導体装置の断面図の例である。図２のように、比較例１の図１と比べて、被覆層４０が設けられている点で異なる。その他の構成は図１と同じであるため、被覆層４０に関して以下に説明し、その他の構成については説明を省略する。
被覆層４０は、Ａｕ膜２４の上面及び側面並びにＮｉ膜２２の側面を覆って設けられている。被覆層４０は、導電性金属で形成されていて、融点が１６００℃以上の金属（以下において高融点金属と称す）で形成されている。１６００℃以上の融点を持つ金属は、Ｎｉの拡散を効果的に抑制することができる。高融点金属の一例として、Ｔｉ、Ｃｒ、Ｍｏ、Ｔａ、Ｗ、及びＨｆのいずれかが挙げられる。被覆層４０は、これら高融点金属の単層の場合でもよいし、積層の場合でもよい。したがって、被覆層４０として、Ｔｉ膜、Ｃｒ膜、Ｍｏ膜、Ｔａ膜、Ｗ膜、及びＨｆ膜のうちの少なくとも１つを含むことができる。
また、被覆層４０は、高融点金属の酸化物又は窒化物を用いることもでき、これら高融点金属の酸化物又は窒化物の単層の場合でも、積層の場合でもよい。したがって、被覆層４０は、酸化Ｔｉ膜、酸化Ｃｒ膜、酸化Ｍｏ膜、酸化Ｔａ膜、酸化Ｗ膜、酸化Ｈｆ膜、窒化Ｔｉ膜、窒化Ｃｒ膜、窒化Ｍｏ膜、窒化Ｔａ膜、窒化Ｗ膜、及び窒化Ｈｆ膜のうちの少なくとも１つを含むこともできる。高融点金属の酸化物又は窒化物は、高融点金属に比べてより緻密性が得られる。これにより、ゲート電極２０に含まれるＮｉの拡散を更に効果的に抑制できる。
第２絶縁膜３０は、被覆層４０を覆うように設けられており、例えば被覆層４０の上面及び側面に接して設けられている。このように、被覆層４０の存在により、第２絶縁膜３０は、Ｎｉ膜２２及びＡｕ膜２４に接することなく設けられている。言い換えると、被覆層４０は、Ｎｉ膜２２及びＡｕ膜２４と第２絶縁膜３０とが接しないよう、Ｎｉ膜２２とＡｕ膜２４とを露出させることなく覆うように設けられている。
次に、実施例１に係る半導体装置の製造方法について説明する。図３（ａ）から図４（ｃ）は、実施例１に係る半導体装置の製造方法を示す断面図の例である。図３（ａ）のように、基板１０上に、窒化物半導体層１２として、ＧａＮ層であるチャネル層１４とＡｌＧａＮ層である電子供給層１６とをこの順に形成する。チャネル層１４及び電子供給層１６の形成は、ＭＯＣＶＤ法（有機金属気相成長法）を用いることができる。窒化物半導体層１２上に、真空蒸着法及びリフトオフ法を用いて、窒化物半導体層１２側からＴｉ膜とＡｌ膜とがこの順に積層された金属膜を形成する。その後、例えば５００℃から８００℃の温度で金属膜にアニールを行い、窒化物半導体層１２にオーミック接合するオーミック電極であるソース電極２６とドレイン電極２８とを形成する。
図３（ｂ）のように、ソース電極２６とドレイン電極２８とを覆うように窒化物半導体層１２上に、プラズマＣＶＤ法（プラズマ化学気相成長法）を用いて、例えば窒化シリコン膜である第１絶縁膜１８を形成する。ソース電極２６とドレイン電極２８との間であって、ゲート電極を形成すべき領域の第１絶縁膜１８を除去して開口４２を形成する。開口４２の底面は、電子供給層１６が露出している。第１絶縁膜１８上にフォトレジストであるレジスト層４４を塗布する。レジスト層４４に露光・現像を行い、第１絶縁膜１８の開口４２に対応する位置に逆テーパ形状からなる開口４６を形成する。
図３（ｃ）のように、レジスト層４４上及びレジスト層４４の開口４６内の電子供給層１６上に、真空蒸着法を用いて、Ｎｉ膜２２とＡｕ膜２４とをこの順に成膜する。Ｎｉ膜２２の膜厚は、例えば１００ｎｍである。Ａｕ膜２４の膜厚は、例えば４００ｎｍである。これにより、第１絶縁膜１８の開口４２に、窒化物半導体層１２側からＮｉ膜２２とＡｕ膜２４とがこの順に積層された金属膜が形成される。これらＮｉ膜２２とＡｕ膜２４とは、Ｎｉ含有層を持つゲート電極の材料層である。
図４（ａ）のように、スパッタ法により、レジスト層４４上およびレジスト層４４の開口４６内に形成されたＮｉ膜２２とＡｕ膜２４との露出面２５を覆って、被覆層４０を形成する。即ち、図３（ｃ）におけるＮｉ膜２２とＡｕ膜２４それぞれの露出面２５が被覆層４０で覆われるようにする。被覆層４０は、Ｎｉ膜２２とＡｕ膜２４とが露出することなく完全に覆うように形成される。ここで、工程簡略化のために、Ｎｉ膜２２とＡｕ膜２４とを形成する際に用いたレジスト層４４を用いて被覆層４０を形成する場合、レジスト層４４の影になる部分への被覆層４０の回り込みを考慮する必要がある。このことから、被覆層４０については、Ｎｉ膜２２とＡｕ膜２４との形成に用いた真空蒸着法をそのまま用いるのではなく、スパッタ法を用いて形成することが有効である。スパッタ法を用いることで、真空蒸着法を用いた場合に比べて、被覆層４０の回り込みが大きいためである。
なお、被覆層４０は、Ｎｉ膜２２とＡｕ膜２４とを形成した後、レジスト層４４を除去し、スパッタ法により被覆層４０を窒化物半導体層１２上に全面に形成した後、新規のレジスト層を用いてゲート電極以外の領域の被覆層４０を除去することで形成することもできる。この場合は、真空蒸着法を用いて被覆層４０を形成することもできる。
また、Ｎｉ膜２２とＡｕ膜２４と被覆層４０とを全てスパッタ法で形成することもできる。ただし、この場合は、Ｎｉ膜２２とＡｕ膜２４と被覆層４０とが、レジスト層４４の開口４６の内壁にも成膜されやすいため、Ｎｉ膜２２、Ａｕ膜２４、被覆層４０の厚みの適正化が求められる。レジスト層４４の開口４６の内壁にこれら材料が厚く成膜されると、後のレジスト層４４の除去が難しくなるためである。
次に、被覆層４０の形成について詳しく説明する。被覆層４０が高融点金属からなる場合、低い成膜レートで高融点金属をスパッタする。成膜レートは、５０ｎｍ／ｍｉｎ以下の場合が好ましく、２０ｎｍ／ｍｉｎ以下の場合がより好ましい。これにより、大きな運動エネルギーを有する高融点金属粒子がＡｕ膜２４の上面に付着した後、Ａｕ膜２４の上面からＡｕ膜２４の側面及びＮｉ膜２２の側面まで回り込む時間を稼ぐことができる。よって、Ｎｉ膜２２とＡｕ膜２４とを露出させることなく被覆層４０で覆うことができる。高融点金属のスパッタ条件として、例えば以下の条件が挙げられる。Ａｒガスを４０〜６０ｓｃｃｍ流し、１０〜７５ｍＴｏｒｒのガス圧の下、高融点金属がＴｉの場合はＤＣ電力を３００〜７００Ｗとし、Ｃｒの場合は３００〜９００Ｗとし、Ｍｏ、Ｈｆの場合は３００〜１０００Ｗとし、Ｔａ、Ｗの場合は５００〜１２００Ｗとすることができる。
被覆層４０が高融点金属の酸化物又は窒化物からなる場合は、次の２つの方法のいずれかを用いることができる。１つ目の方法は、反応性スパッタ法を用いて、低い成膜レートで高融点金属の酸化物又は窒化物からなる被覆層４０を形成する方法である。この場合でも、スパッタの成膜レートを低くすることで、Ｎｉ膜２２とＡｕ膜２４とを露出させることなく被覆層４０で覆うことができる。反応性スパッタ法を用いた場合のスパッタ条件として、例えば以下の条件が挙げられる。例えば酸化Ｔｉの場合は、成膜時のガス流量比はＯ２：Ａｒ＝５〜１５ｓｃｃｍ：３５〜４５ｓｃｃｍで、圧力は１０〜７５ｍＴｏｒｒで、パワーは３００〜７００Ｗとなる。また、例えば窒化Ｔｉの場合は、成膜時のガス流量比はＮ２：Ａｒ＝１０〜３０ｓｃｃｍ：３０〜５０ｓｃｃｍで、圧力は１０〜７５ｍＴｏｒｒで、パワーは３００〜７００Ｗとなる。
２つ目の方法は、低い成膜レートで高融点金属をスパッタした後、高融点金属に酸素プラズマ処理又は窒素プラズマ処理をすることで、高融点金属の酸化物又は窒化物からなる被覆層４０を形成する方法である。酸素プラズマ処理及び窒素プラズマ処理は、高融点金属を形成したスパッタ装置から取り出さずに大気に晒すことなく処理してもよいし、取り出して大気に晒した後に別の装置で処理してもよい。別の装置で処理する場合は、レジスト層４４をリフトオフ法で除去してから処理してもよいし、除去する前に処理してもよい。酸素プラズマ処理及び窒素プラズマ処理の条件として、例えば以下の条件が挙げられる。酸素プラズマ処理及び窒素プラズマ処理は、共に、プラズマ処理時の圧力は１．０Ｔｏｒｒで、パワーは２００Ｗで、処理時間は５分とすることができる。
図４（ｂ）のように、リフトオフ法によりレジスト層４４を除去する。これにより、レジスト層４４上に形成されたＮｉ膜２２、Ａｕ膜２４、及び被覆層４０が取り除かれ、窒化物半導体層１２上にＮｉ膜２２とＡｕ膜２４とを含むゲート電極２０が形成される。
図４（ｃ）のように、被覆層４０を覆うように、プラズマＣＶＤ法を用いて、例えば窒化シリコン膜である第２絶縁膜３０を形成する。第２絶縁膜３０は、ゲート電極２０の段差を反映した段差を有する。第２絶縁膜３０は、例えば被覆層４０の上面及び側面に接するように形成される。ソース電極２６上及びドレイン電極２８上の第２絶縁膜３０と第１絶縁膜１８とを除去して開口を形成する。開口内及び第２絶縁膜３０上に、めっき法を用いて、金属層を形成する。金属層は、ソース電極２６の上面に接するソース配線３２、ドレイン電極２８の上面に接するドレイン配線３４、及び第２絶縁膜３０の段差を覆う位置に設けられたフィールドプレート３６を含む。
実施例１のＦＥＴは、図２のように、ゲート電極２０に含まれるＮｉ膜２２（Ｎｉ含有層）と第２絶縁膜３０との間に被覆層４０が設けられている。実施例１のＦＥＴを通電させた場合、ゲート電極２０に含まれるＮｉは、Ｎｉ膜２２から第２絶縁膜３０に向かって拡散し易い。このため、Ｎｉ膜２２と第２絶縁膜３０との間に被覆層４０を設けることで、ゲート電極２０に含まれるＮｉが、第２絶縁膜３０に拡散することを抑制できる。したがって、実施例１によれば、ＦＥＴの通電不良を抑制することができる。
ゲート電極２０に含まれるＮｉの拡散を抑制する観点から、被覆層４０は、Ｎｉ膜２２を露出させることなく完全に覆うように、Ｎｉ膜２２と第２絶縁膜３０との間に設けられていることが好ましい。また、被覆層４０は、Ｎｉ膜２２とＡｕ膜２４とを露出させることなく完全に覆うように設けられ、被覆層４０によって、Ｎｉ膜２２及びＡｕ膜２４と第２絶縁膜３０とが接しない場合がより好ましい。
実施例１のＦＥＴは、以下の製造工程を有して製造される。即ち、窒化物半導体層１２上に、内壁が逆テーパ形状の開口４６を有するレジスト層４４を形成し（図３（ｂ））、レジスト層４４上およびレジスト層４４の開口４６内の窒化物半導体層１２上にＮｉ含有層を持つゲート電極の材料層（Ｎｉ膜２２とＡｕ膜２４）を被着する（図３（ｃ））。その後、スパッタ法により、レジスト層４４上およびゲート電極におけるＮｉ含有層（Ｎｉ膜２２）の露出面を覆って、被覆層４０を被着した後（図４（ａ））、レジスト層４４を除去することで、レジスト層４４上のＮｉ膜２２、Ａｕ膜２４、被覆層４０を除去する（図４（ｂ））。そして、被覆層４０上に、ゲート電極２０の段差の形状を反映した段差を有する第２絶縁膜３０を形成し、第２絶縁膜３０の段差を覆う位置にフィールドプレート３６を形成する（図４（ｃ））。
図２で説明したように、第２絶縁膜３０は、被覆層４０の上面及び側面に接して形成されることが好ましい。比較例１の図１のように、第２絶縁膜３０が、ゲート電極２０の上面及び側面に接して形成される場合、Ａｕ膜２４と第２絶縁膜３０との密着性の悪さから膜剥がれが生じる恐れがある。しかしながら、第２絶縁膜３０が被覆層４０の上面及び側面に接して形成される場合、被覆層４０はＴｉやＣｒ等の高融点金属又は高融点金属の酸化物若しくは窒化物であることから、被覆層４０と第２絶縁膜３０との密着性を向上させることができる。よって、膜剥がれを抑制することができる。
被覆層４０の厚さは、薄い場合には、ゲート電極２０に含まれるＮｉの拡散を抑制する効果が弱まることから、１０ｎｍ以上であることが望ましい。一方、厚い場合には、ゲート電極２０に接続する貫通電極を形成するために第２絶縁膜３０にバイアホールを形成する際の加工性が悪くなることから、１００ｎｍ以下であることが望ましい。したがって、被覆層４０の厚さは、１０ｎｍ以上且つ１００ｎｍ以下であることが好ましく、２０ｎｍ以上且つ９０ｎｍ以下であることがより好ましく、３０ｎｍ以上且つ８０ｎｍ以下であることがさらに好ましい。
図４（ａ）及び図４（ｂ）のように、ゲート電極２０と被覆層４０の形状（パターン）は、レジスト層４４の開口４６の形状によって決定される。このレジスト層４４の開口４６の形状は、ゲート電極２０の形状だけでなく、ゲート電極２０の延長上に接続される電極パッド（不図示）の形状を備えていてもよい。即ち、レジスト層４４の開口４６は、ゲート電極２０及びゲート電極２０に接続される電極パッドの形状（パターン）を備えている場合でもよい。この場合、レジスト層４４の開口４６内には、ゲート電極２０と被覆層４０だけでなく、電極パッドと電極パッドを覆う被覆層４０とが形成される。この際、被覆層４０は、導電性を持った材料で構成されることが好ましい。被覆層４０が導電性を持つことにより、被覆層４０が電極パッドの一部を構成しても、電極パッドの導電性を損なうことを抑制できるためである。
図２のように、フィールドプレート３６は、第２絶縁膜３０の段差を覆う位置に設けられ、ゲート電極２０に沿ってゲート電極２０上まで延在している場合を例に説明した。しかしながら、図５（ａ）の実施例１の変形例１に係るＦＥＴのように、フィールドプレート３６ａが、ゲート電極２０とドレイン電極２８との間に位置し、ゲート電極２０上まで延在していない場合でもよい。なお、フィールドプレート３６ａも、フィールドプレート３６と同様に、例えばＡｕめっき等の金属層からなり、ＦＥＴの活性領域外でソース配線３２に接続されている。
また、フィールドプレート３６の代わりに、図５（ｂ）の実施例１の変形例２に係るＦＥＴのように、ソースウォール３７が設けられている場合でもよい。ソースウォール３７は、例えばＡｕめっき層等の金属層からなり、ソース配線３２に接続され、第２絶縁膜３０上でゲート電極２０を覆うように、ソース配線３２から第２絶縁膜３０の段差を覆う位置に延在して設けられている。
第２絶縁膜３０上に形成される金属層であるフィールドプレート３６、３６ａ及びソースウォール３７は、ソース電極２６に電気的に接続されている場合に限らず、ソース電極２６に電気的に接続されていない場合でもよい。フィールドプレート３６、３６ａ及びソースウォール３７は、浮き導体の場合でもよい。しかしながら、フィールドプレート３６、３６ａ及びソースウォール３７がソース電極２６に電気的に接続されている場合は、比較例１で説明したように、ゲート電極２０のＮｉがフィールドプレート３６、３６ａ及びソースウォール３７に向かって拡散され易い。したがって、フィールドプレート３６、３６ａ及びソースウォール３７がソース電極２６に電気的に接続されている場合に、被覆層４０を設けることは有効である。
基板１０は、ＳｉＣ基板の他にも、例えばＳｉ基板、サファイア基板、又はＧａＮ基板を用いることができる。基板１０上に形成される窒化物半導体層としては、ＧａＮ層、ＩｎＮ層、ＡｌＮ層、ＩｎＧａＮ層、ＡｌＧａＮ層、ＩｎＡｌＮ層、及びＩｎＡｌＧａＮ層のうちの少なくとも１つを含む単層又は積層を用いることができる。また、基板１０上に窒化物半導体層以外の半導体層、例えばＧａＡｓ系半導体層が設けられている場合でもよい。ＧａＡｓ系半導体層として、ＧａＡｓ層、ＡｌＧａＡｓ層、ＩｎＧａＡｓ層等が挙げられる。第１絶縁膜１８及び第２絶縁膜３０は、窒化シリコン膜以外の絶縁膜を用いてもよい。ゲート電極２０は、Ｎｉ膜２２とＡｕ膜２４との間に、例えばＴｉ膜やＭｏ膜等のバリアメタル膜が設けられている場合でもよい。
以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
１０ 基板
１２ 窒化物半導体層
１４ チャネル層
１６ 電子供給層
１８ 第１絶縁膜
２０ ゲート電極
２２ Ｎｉ膜
２４ Ａｕ膜
２５ 露出面
２６ ソース電極
２８ ドレイン電極
３０ 第２絶縁膜
３２ ソース配線
３４ ドレイン配線
３６、３６ａ フィールドプレート
３７ ソースウォール
３８ Ｎｉが拡散した領域
４０ 被覆層
４２ 開口
４４ レジスト層
４６ 開口
１２ 窒化物半導体層
１４ チャネル層
１６ 電子供給層
１８ 第１絶縁膜
２０ ゲート電極
２２ Ｎｉ膜
２４ Ａｕ膜
２５ 露出面
２６ ソース電極
２８ ドレイン電極
３０ 第２絶縁膜
３２ ソース配線
３４ ドレイン配線
３６、３６ａ フィールドプレート
３７ ソースウォール
３８ Ｎｉが拡散した領域
４０ 被覆層
４２ 開口
４４ レジスト層
４６ 開口
Claims (6)
- 半導体層上に設けられた、Ｎｉ含有層を持つゲート電極と、
前記ゲート電極の上面と側面とを被覆し、融点が１６００℃以上の金属又は前記金属の酸化物若しくは窒化物である被覆層と、
前記ゲート電極及び前記被覆層を覆うように設けられ、前記ゲート電極の段差の形状を反映した段差を有する絶縁膜と、
前記絶縁膜の段差を覆う位置に設けられた金属層と、を備えることを特徴とする半導体装置。 - 半導体層上に設けられた、Ｎｉ含有層を持つゲート電極と、
前記ゲート電極を覆うように設けられ、前記ゲート電極の段差の形状を反映した段差を有する絶縁膜と、
前記ゲート電極における前記Ｎｉ含有層と前記絶縁膜との間に設けられ、融点が１６００℃以上の金属又は前記金属の酸化物若しくは窒化物である被覆層と、
前記絶縁膜の段差を覆う位置に設けられた金属層と、を備え、
前記絶縁膜は、前記被覆層の上面及び側面に接するように形成されてなることを特徴とする半導体装置。 - 前記融点が１６００℃以上の金属は、Ｔｉ、Ｃｒ、Ｍｏ、Ｔａ、Ｗ、およびＨｆのいずれかであることを特徴とする請求項１または２記載の半導体装置。
- 前記被覆層の厚さは、１０ｎｍ以上且つ１００ｎｍ以下であることを特徴とする請求項１から３のいずれか一項記載の半導体装置。
- 半導体層上に、内壁が逆テーパ形状の開口を有するレジスト層を形成する工程と、
前記レジスト層上および前記開口内の前記半導体層上に、Ｎｉ含有層を持つゲート電極の材料層を被着する工程と、
スパッタ法により、前記レジスト層上および前記ゲート電極における前記Ｎｉ含有層の露出面を覆って、融点が１６００℃以上の金属又は前記金属の酸化物若しくは窒化物である被覆層を被着する工程と、
前記レジスト層を除去することで、前記レジスト層上の前記材料層および前記被覆層を除去する工程と、
前記被覆層上に、前記ゲート電極の段差の形状を反映した段差を有する絶縁膜を形成する工程と、
前記絶縁膜の段差を覆う位置に金属層を形成する工程と、を有することを特徴とする半導体装置の製造方法。 - 前記融点が１６００℃以上の金属は、Ｔｉ、Ｃｒ、Ｍｏ、Ｔａ、Ｗ、およびＨｆのいずれかであることを特徴とする請求項５記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012074400A JP5995309B2 (ja) | 2012-03-28 | 2012-03-28 | 半導体装置及びその製造方法 |
| US13/850,522 US20130256755A1 (en) | 2012-03-28 | 2013-03-26 | Semiconductor device and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012074400A JP5995309B2 (ja) | 2012-03-28 | 2012-03-28 | 半導体装置及びその製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2013207086A JP2013207086A (ja) | 2013-10-07 |
| JP2013207086A5 JP2013207086A5 (ja) | 2015-05-07 |
| JP5995309B2 true JP5995309B2 (ja) | 2016-09-21 |
Family
ID=49233727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2012074400A Active JP5995309B2 (ja) | 2012-03-28 | 2012-03-28 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20130256755A1 (ja) |
| JP (1) | JP5995309B2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6133191B2 (ja) | 2013-10-18 | 2017-05-24 | 古河電気工業株式会社 | 窒化物半導体装置、ダイオード、および電界効果トランジスタ |
| JP6179445B2 (ja) * | 2014-04-11 | 2017-08-16 | 豊田合成株式会社 | 縦型ショットキーバリアダイオード、縦型ショットキーバリアダイオードの製造方法 |
| US10056478B2 (en) | 2015-11-06 | 2018-08-21 | Taiwan Semiconductor Manufacturing Company Ltd. | High-electron-mobility transistor and manufacturing method thereof |
| KR102261732B1 (ko) * | 2015-12-18 | 2021-06-09 | 한국전자통신연구원 | 전계 효과 트랜지스터 |
| TWI718300B (zh) * | 2016-05-11 | 2021-02-11 | 南韓商Ｒｆｈｉｃ公司 | 半導體電晶體及其加工方法 |
| US10217827B2 (en) * | 2016-05-11 | 2019-02-26 | Rfhic Corporation | High electron mobility transistor (HEMT) |
| JP6724685B2 (ja) * | 2016-09-23 | 2020-07-15 | 住友電気工業株式会社 | 半導体装置 |
| KR102044244B1 (ko) * | 2016-12-13 | 2019-12-02 | (주)웨이비스 | 질화물계 전자소자 및 그 제조방법 |
| US20190148498A1 (en) * | 2017-11-13 | 2019-05-16 | Win Semiconductors Corp. | Passivation Structure For GaN Field Effect Transistor |
| CN110277445A (zh) * | 2018-03-16 | 2019-09-24 | 中国科学院上海微系统与信息技术研究所 | 基于AlGaN/p-GaN沟道的增强型纵向功率器件及制作方法 |
| JP7047615B2 (ja) | 2018-06-13 | 2022-04-05 | 住友電工デバイス・イノベーション株式会社 | 半導体デバイスの製造方法 |
| CN112103337B (zh) * | 2019-06-18 | 2022-02-08 | 苏州能讯高能半导体有限公司 | 一种半导体器件及其制备方法 |
| CN113725283A (zh) * | 2021-11-04 | 2021-11-30 | 深圳市时代速信科技有限公司 | 半导体器件及其制备方法 |
| CN113793867B (zh) * | 2021-11-16 | 2022-03-01 | 深圳市时代速信科技有限公司 | 一种电极结构及其制作方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6350999B1 (en) * | 1999-02-05 | 2002-02-26 | Matsushita Electric Industrial Co., Ltd. | Electron-emitting device |
| JP4221697B2 (ja) * | 2002-06-17 | 2009-02-12 | 日本電気株式会社 | 半導体装置 |
| CN101238560B (zh) * | 2005-06-10 | 2011-08-31 | 日本电气株式会社 | 场效应晶体管 |
| EP1938385B1 (en) * | 2005-09-07 | 2014-12-03 | Cree, Inc. | Transistors with fluorine treatment |
| EP2065925B1 (en) * | 2006-09-20 | 2016-04-20 | Fujitsu Limited | Field-effect transistor |
| US7985984B2 (en) * | 2007-02-28 | 2011-07-26 | Nec Corporation | III-nitride semiconductor field effect transistor |
| US8212290B2 (en) * | 2007-03-23 | 2012-07-03 | Cree, Inc. | High temperature performance capable gallium nitride transistor |
| JP5708910B2 (ja) * | 2010-03-30 | 2015-04-30 | ソニー株式会社 | 薄膜トランジスタおよびその製造方法、並びに表示装置 |
| JP2011238805A (ja) * | 2010-05-11 | 2011-11-24 | Nec Corp | 電界効果トランジスタ、電界効果トランジスタの製造方法および電子装置 |
| JP2012175089A (ja) * | 2011-02-24 | 2012-09-10 | Fujitsu Ltd | 半導体装置及び半導体装置の製造方法 |
-
2012
- 2012-03-28 JP JP2012074400A patent/JP5995309B2/ja active Active
-
2013
- 2013-03-26 US US13/850,522 patent/US20130256755A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US20130256755A1 (en) | 2013-10-03 |
| JP2013207086A (ja) | 2013-10-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150318 |
|
| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20151209 |
|
| A131 | Notification of reasons for refusal |
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|
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|
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