JP2006196764A - 化合物半導体装置 - Google Patents

化合物半導体装置 Download PDF

Info

Publication number
JP2006196764A
JP2006196764A JP2005007966A JP2005007966A JP2006196764A JP 2006196764 A JP2006196764 A JP 2006196764A JP 2005007966 A JP2005007966 A JP 2005007966A JP 2005007966 A JP2005007966 A JP 2005007966A JP 2006196764 A JP2006196764 A JP 2006196764A
Authority
JP
Japan
Prior art keywords
layer
compound semiconductor
semiconductor device
metal
gan
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2005007966A
Other languages
English (en)
Other versions
JP4866007B2 (ja
Inventor
Masahito Kanemura
雅仁 金村
Shinko Nishi
眞弘 西
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Sumitomo Electric Device Innovations Inc
Original Assignee
Fujitsu Ltd
Sumitomo Electric Device Innovations Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd, Sumitomo Electric Device Innovations Inc filed Critical Fujitsu Ltd
Priority to JP2005007966A priority Critical patent/JP4866007B2/ja
Priority to US11/295,556 priority patent/US20060157735A1/en
Publication of JP2006196764A publication Critical patent/JP2006196764A/ja
Priority to US12/929,689 priority patent/US20110133206A1/en
Application granted granted Critical
Publication of JP4866007B2 publication Critical patent/JP4866007B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28575—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
    • H01L21/28581—Deposition of Schottky electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/47—Schottky barrier electrodes
    • H01L29/475—Schottky barrier electrodes on AIII-BV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】 ゲート電極のリーク電流の増大を抑制して、長期間にわたって安定した高電圧動作を実現する。
【解決手段】 化合物半導体層１００上にショットキー接合してなるゲート電極１０１において、化合物半導体層１００とショットキー障壁を形成するＮｉ層４１と、低抵抗金属層４２との間に、低抵抗金属層４２の金属の化合物半導体層１００への拡散を抑止するＴｉxＷ1-xＮ（０＜ｘ＜１）からなる拡散防止層を設けるようにして、ゲート電極のリーク電流の増大を抑制する。
【選択図】 図２

Description

本発明は、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）構造の化合物半導体装置及びその製造方法に関する。
近年、ＧａＮとＡｌyＧａ1-yＮ（０＜ｙ＜１）とのヘテロ接合を利用し、ＧａＮ層を電子走行層とするＨＥＭＴ構造の化合物半導体装置の開発が活発である。このＧａＮは、ワイドバンドギャップ、高い破壊電界強度、大きい飽和電子速度等の特長を有する材料であるため、高電圧動作、高出力デバイス材料として極めて好適である。現在、携帯電話基地局用パワーデバイスにおいては、４０Ｖ以上の高電圧動作が求められており、このＧａＮを適用したＨＥＭＴは、当該パワーデバイスとして有望視されている。
特開２００２−３５９２５６号公報
前述したような高電圧動作を行うパワーデバイスにおいて、高温環境下においても長期間安定した動作を行うためには、ゲート電極のリーク電流の増大を抑制することが必要不可欠である。しかしながら、従来のＨＥＭＴでは、高温環境下において長期間にわたって動作を行った場合、ゲート電極のリーク電流が増大してしまい、安定した高電圧動作を行うことが困難であった。
本発明は上述の問題点にかんがみてなされたものであり、ゲート電極のリーク電流の増大を抑制して、長期間にわたって安定した高電圧動作を実現する化合物半導体装置及びその製造方法を提供することを目的とする。
本発明の化合物半導体装置は、化合物半導体層と、前記化合物半導体層上でショットキー接合してなる電極とを有し、前記電極は、ＴｉxＷ1-xＮ（０＜ｘ＜１）からなるＴｉＷＮ層と、前記ＴｉＷＮ層の上方に形成されてなる低抵抗の金属層とを含み構成されてなるものである。
本発明の化合物半導体装置における他の態様は、化合物半導体層と、前記化合物半導体層上にショットキー接合を介して形成された電極とを有し、前記電極は、前記化合物半導体層上に、Ｎｉ、Ｔｉ、Ｉｒからなる群から選択された１種の金属からなる第１の金属層と、低抵抗の金属からなる第２の金属層と、前記第１の金属層と前記第２の金属層との間に形成されたＰｄからなる第３の金属層とを含み構成されてなるものである。
また、本発明の化合物半導体装置におけるその他の態様は、化合物半導体層と、前記化合物半導体層上にショットキー接合を介して形成された電極とを有し、前記電極は、低抵抗の金属層と、前記低抵抗の金属層と前記化合物半導体層との間に設けられ、前記低抵抗金属層の金属の拡散を抑止する拡散防止層とを含み構成されてなるものである。
本発明によれば、ゲート電極のリーク電流の増大を抑制して、長期間にわたって安定した高電圧動作を実現することができる。
−本発明の基本骨子−
本発明者は、ゲート電極のリーク電流の増大を抑制して、長期間にわたって安定した高電圧動作を実現する化合物半導体装置及びその製造方法を提供するため、以下に示す発明の基本骨子に想到した。
ＧａＮ／ＡｌyＧａ1-yＮ（０＜ｙ＜１）のヘテロ接合を有する一般的なＨＥＭＴ構造の化合物半導体装置は、図１に示すように、ＧａＮあるいはＡｌyＧａ1-yＮ（０＜ｙ＜１）からなる化合物半導体層１００上に、当該化合物半導体層とのショットキー障壁の高さ（電位）を十分に形成し得る仕事関数の大きな金属、例えばＮｉ層４１を設け、更にＮｉ層４１上に、例えばＡｕ等の低抵抗金属層４２を設けてゲート電極２０１を構成している（例えば、特許文献１参照）。
この一般的な化合物半導体装置においては、ゲート電極２０１のリーク電流が増大するという問題が露呈していた。そこで、本発明者は、この点に着目し、高温環境下での使用により、低抵抗金属層４２の金属が、化合物半導体層１００とショットキー接合を形成するＮｉ層４１の内部に徐々に拡散していき、最終的に化合物半導体層１００との界面まで到達することによって、結果的にショットキー障壁の高さが低くなることでゲート電極２０１のリーク電流の増大を招くということを思料した。そこで、本発明者は、ゲート電極のリーク電流の増大を抑制するために、化合物半導体層と、低抵抗金属層との間に、低抵抗金属層の金属の拡散を抑止する拡散防止層を設けることを考えた。
図２は、本発明の基本骨子を説明するための化合物半導体装置の概略断面図である。ここでは、発明の基本骨子を説明するため、化合物半導体装置の要部のみを挙げて説明を行う。図２（ａ）に示すように、本発明に係る化合物半導体装置は、ＧａＮあるいはＡｌyＧａ1-yＮ（０＜ｙ＜１）からなる化合物半導体層１００上に、当該化合物半導体層１００とショットキー接合を形成するＮｉ層４１と、ＴｉxＷ1-xＮ（０＜ｘ＜１）層４３と、低抵抗金属層４２とを順次積層してゲート電極１０１が形成されている。
本発明者は、ＴｉxＷ1-xＮの極めて優れた熱安定性、及び膜を形成したときの緻密性に着目し、これを拡散防止層として、化合物半導体層１００と、低抵抗金属層４２との間に設けるようにした。そして、このＴｉxＷ1-xＮ層４３により、低抵抗金属層４２の金属の化合物半導体層１００への拡散を抑止し、化合物半導体層１００とＮｉ層４１との間で安定したショットキー障壁の高さを維持することができ、ゲート電極のリーク電流の増大が抑制される。
さらに、本発明者は、高電圧動作を行う上で、ＴｉxＷ1-xＮが化合物半導体層１００との間で、十分なショットキー障壁の高さを形成し得る仕事関数を有するということを見出し、これを化合物半導体装置に適用することを考えた。この化合物半導体装置の概略断面図を図２（ｂ）に示す。
図２（ｂ）に示すように、本発明に係る化合物半導体装置は、ＧａＮあるいはＡｌyＧａ1-yＮからなる化合物半導体層１００上に、ＴｉxＷ1-xＮ層４３と、低抵抗金属層４２とを順次積層してゲート電極１０２が形成されている。この際、ＴｉxＷ1-xＮ層４３は、低抵抗金属層４２の金属の化合物半導体層１００への拡散を抑止する拡散防止層として機能するとともに、化合物半導体層１００との間でショットキー接合を形成する機能も備えることになる。これにより、ＴｉxＷ1-xＮ層４３と低抵抗金属層４２との２層構造のゲート電極１０２においても、化合物半導体層１００との間で安定したショットキー障壁の高さを維持し、ゲート電極のリーク電流の増大を抑制できる。
また、本発明者は、低抵抗金属層４２の金属の化合物半導体層１００への拡散を抑止する拡散防止層として、前述したＴｉxＷ1-xＮと同様に極めて優れた熱安定性を有するＰｄを適用できることを見出した。この化合物半導体装置の概略断面図を図２（ｃ）に示す。
図２（ｃ）に示すように、本発明に係る化合物半導体装置は、ＧａＮあるいはＡｌyＧａ1-yＮからなる化合物半導体層１００上に、当該化合物半導体層１００とショットキー接合を形成するＮｉ層４１と、Ｐｄ層４４と、低抵抗金属層４２とを順次積層してゲート電極１０３が形成されている。
このＰｄ層４４は、前述したように熱安定性に優れているため、例え高温環境下での使用においても、その上層に形成されている低抵抗金属層４２からの化合物半導体層１００への金属の拡散を抑止することができる。この図２（ｃ）に示した化合物半導体装置は、化合物半導体層１００上に、当該化合物半導体層とのショットキー障壁の高さを十分に形成し得るＮｉ層４１を設け、このＮｉ層４１上に、最上層に形成された低抵抗金属層４２の金属の化合物半導体層１００への拡散を抑止するＰｄ層４４を備える構造となっている。
この点、図２（ｂ）に示した化合物半導体装置と同様に、拡散防止層であるＰｄ層４４を化合物半導体層１００上に構成した化合物半導体装置も考えられる。即ち、図３（ａ）に示すように、化合物半導体層１００上に、Ｐｄ層４４と低抵抗金属層４２とを順次積層してゲート電極２０２とするものである。しかしながら、このゲート電極２０２では、ＧａＮあるいはＡｌyＧａ1-yＮ（０＜ｙ＜１）からなる化合物半導体層１００と、その直上に形成されたＰｄ層４４とが相互に反応してしまい、化合物半導体層１００とＰｄ層４４との間に生じるショットキー障壁の高さが結果的に低くなり、ゲート電極２０１のリーク電流の増大を抑制できない。
また、例えば、図３（ｂ）に示すように、拡散防止層としてＰｔ層４５を、Ｎｉ層４１と低抵抗金属層４２との間に設けることも考えられる。しかしながら、Ｐｔ層４５は、熱安定性に劣り、高温環境化においては、Ｐｔ層４５のＰｔがＮｉ層４１に拡散してしまう。したがって、Ｐｔ層４５は、高温環境化においては拡散防止層として機能しない。
以上、説明したように、ゲート電極のリーク電流の増大を抑制するために、低抵抗金属層における金属の拡散を抑止するという要請と、ゲート電極と化合物半導体層との間で十分なショットキー障壁の高さを維持するという要請との双方を満たす最も簡素な構成が本発明の化合物半導体装置である。
−本発明の具体的な実施形態−
以下、本発明の諸実施形態に係るＨＥＭＴ構造の化合物半導体装置の構成をその製造方法とともに説明する。
（第１の実施形態）
図４及び図５は、第１の実施形態に係るＨＥＭＴ構造の化合物半導体装置の製造方法を工程順に示す概略断面図である。
まず、図４（ａ）に示すように、ＳｉＣ基板１上に、ｉ−ＧａＮ層２、電子供給層３、ｎ−ＧａＮ層４を順次積層する。
具体的に、ＭＯＶＰＥ法を用いて、ＳｉＣ基板１上に、電子走行層となるインテンショナリーアンドープのＧａＮ層（ｉ−ＧａＮ層）２を膜厚３μｍ程度で形成する。続いて、ＭＯＶＰＥ法を用いて、ｉ−ＧａＮ層２上に、例えば、インテンショナリーアンドープのＡｌ0.25Ｇａ0.75Ｎ層（ｉ−Ａｌ0.25Ｇａ0.75Ｎ層）３１を膜厚３ｎｍ程度で形成し、更にＳｉを濃度２×１０18ｃｍ-3程度にドープしたｎ−Ａｌ0.25Ｇａ0.75Ｎ層３２を膜厚２０ｎｍ程度で形成し、これら２層構造からなる電子供給層３を形成する。続いて、ＭＯＶＰＥ法を用いて、ｎ−Ａｌ0.25Ｇａ0.75Ｎ層３２上に、Ｓｉを濃度２×１０18ｃｍ-3程度にドープしたｎ−ＧａＮ層４を膜厚１０ｎｍ以下、例えば、膜厚５ｎｍ程度で形成する。
ここで、電子供給層３は、ＡｌyＧａ1-yＮにおいてＡｌの組成比ｙが０．２５であるＡｌ0.25Ｇａ0.75Ｎ層で構成されているが、本実施形態においてはこれに限られるものではなく、Ａｌの組成比ｙが０＜ｙ＜１の範囲であれば適用することが可能である。
また、本実施形態においては、ｎ−ＧａＮ層４は、化合物半導体装置のＩ−Ｖ特性を安定させるとともに、順方向耐圧及び逆方向耐圧を高める目的で設けられた保護層である。このｎ−ＧａＮ層４を前述の保護層として機能させるためには、そのドーピング濃度を２×１０17ｃｍ-3以上とすることが望ましい。
次に、図４（ｂ）に示すように、ソース電極及びドレイン電極の形成領域におけるｎ−ＧａＮ層４を除去し、当該各形成領域にそれぞれソース電極２１、レイン電極２２を形成する。
具体的に、まず、ｎ−ＧａＮ層４上に、ソース電極２１及びドレイン電極２２の形成領域のみを開口する不図示のレジストパターンを形成する。続いて、塩素系ガスや不活性ガス、ここでは塩素系ガスとして例えばＣｌ２ガスを用いたドライエッチングにより、当該レジストパターンをマスクとしてソース電極２１及びドレイン電極２２の形成領域におけるｎ−ＧａＮ層４を除去する。続いて、蒸着法を用いて、当該レジストパターン上に、前記開口を埋め込むようにＴｉ層５及びＡｌ層６をそれぞれ膜厚２０ｎｍ、２００ｎｍ程度で順次堆積する。
続いて、いわゆるリフトオフ法により当該レジストパターンを剥離除去すると同時に、当該レジストパターン上のＴｉ層５及びＡｌ層６を除去し、前記開口形状に倣ったＴｉ層５及びＡｌ層６を残す。そして、温度５５０℃程度でアニールを行って、Ｔｉ層５とｎ−ＧａＮ層４との間にオーミックコンタクトを構成し、ソース電極２１及びドレイン電極２２を形成する。
ここで、本実施形態では、ドライエッチングにより、ソース電極２１及びドレイン電極２２の形成領域のｎ−ＧａＮ層４を除去するようにしているが、当該ｎ−ＧａＮ層４を完全には除去せずに、その厚さを薄くして残すようにしてもよい。
次に、図５（ａ）に示すように、ｎ−ＧａＮ層４上にゲート電極２３を形成する。
具体的に、まず、ｎ−ＧａＮ層４及びＡｌ層６上に、ゲート電極２３の形成領域のみを幅１μｍ程度で開口する不図示のレジストパターンを形成する。続いて、蒸着法、スパッタ法、あるいはメッキ法などを用いて、当該レジストパターン上に、前記開口を埋め込むようにＮｉ層７、Ｔｉ0.2Ｗ0.8Ｎ層８、ＴｉＷ層９及びＡｕ層１０をそれぞれ膜厚６０ｎｍ、３０ｎｍ、１０ｎｍ及び３００ｎｍ程度で順次堆積する。
ここで、本実施形態においては、ｎ−ＧａＮ層４とショットキー接合を形成する金属材料としてＮｉを用いた例を示したが、本実施形態においてはこれに限られるものではなく、例えば、ＴｉあるいはＩｒを適用することも可能である。また、ゲート電極２３とショットキー接合を形成する化合物半導体層として、ｎ−ＧａＮ層４を適用した例を示したが、本実施形態においてはこれに限られるものではなく、例えば、当該化合物半導体層として、電子供給層３と同種のＡｌyＧａ1-yＮを適用することも可能である。この場合、ＡｌyＧａ1-yＮにおいてＡｌの組成比ｙが０＜ｙ＜１の範囲のものであれば適用することが可能である。
続いて、いわゆるリフトオフ法により当該レジストパターンを剥離除去すると同時に、当該レジストパターン上のＮｉ層７、Ｔｉ0.2Ｗ0.8Ｎ層８、ＴｉＷ層９及びＡｕ層１０を除去し、前記開口形状にＮｉ層７、Ｔｉ0.2Ｗ0.8Ｎ層８、ＴｉＷ層９及びＡｕ層１０を残してゲート電極２３を形成する。ここで、ＴｉＷ層９は、Ｔｉ0.2Ｗ0.8Ｎ層８とＡｕ層１０との密着性を考慮して設けられたものである。
ここで、ゲート電極２３には、ＴｉxＷ1-xＮにおいてＴｉの組成比ｘが０．２であるＴｉ0.2Ｗ0.8Ｎ層８が構成されているが、本実施形態においてはこれに限られるものではなく、Ｔｉの組成比ｘが０＜ｘ＜１の範囲であれば適用することが可能である。この際、Ｔｉの組成比ｘが０、即ちＷＮ層の場合には、その上層に形成されるＴｉＷ層９との密着性が悪くなるという不都合が生じる。
次に、図５（ｂ）に示すように、ＣＶＤ法を用いて、全面にＳｉＮ膜１１を膜厚１０ｎｍ程度で形成し、各電極間を被覆する。その後、層間絶縁膜や各電極に対するコンタクト孔の形成、各種の配線層等の形成工程を経て、第１の実施形態に係るＨＥＭＴ構造の化合物半導体装置が完成する。
第１の実施形態に係るＨＥＭＴ構造の化合物半導体装置によれば、Ｎｉ層７とＡｕ層１０との間に、極めて優れた熱安定性を有し、且つ緻密な膜であるＴｉ0.2Ｗ0.8Ｎ層８を設けたので、高温環境下においても、Ａｕ層１０からｎ−ＧａＮ層４への金の拡散を抑止することができ、ｎ−ＧａＮ層４とＮｉ層７との間で安定したショットキー障壁の高さを維持することができる。これにより、ゲート電極のリーク電流の増大を抑制することが可能となる。
（第２の実施形態）
図６は、第２の実施形態に係るＨＥＭＴ構造の化合物半導体装置の製造方法を工程順に示す概略断面図である。
本例では、まず図４（ａ）、図４（ｂ）の各工程を経る。
次に、図６（ａ）に示すように、ｎ−ＧａＮ層４上にゲート電極２４を形成する。
具体的に、まず、スパッタ法あるいはメッキ法などを用いて、ｎ−ＧａＮ層４及びＡｌ層６上に、Ｔｉ0.2Ｗ0.8Ｎ層１２を膜厚６０ｎｍ程度、ＴｉＷ層１３を膜厚４０ｎｍ程度、Ａｕ層１４を膜厚３００ｎｍ程度で順次堆積する。続いて、ゲート電極２４の形成領域のみを覆う不図示のレジストパターンを形成する。
続いて、イオンミリングあるいはドライエッチング等により、当該レジストパターンをマスクとしてゲート電極２４の形成領域以外のＴｉ0.2Ｗ0.8Ｎ層１２、ＴｉＷ層１３及びＡｕ層１４を除去し、ゲート電極２４の形成領域のみにＴｉ0.2Ｗ0.8Ｎ層１２、ＴｉＷ層１３及びＡｕ層１４を残す。そして、当該レジストパターンを除去して、ゲート電極２４を形成する。
ここで、ゲート電極２４には、ＴｉxＷ1-xＮにおいてＴｉの組成比ｘが０．２であるＴｉ0.2Ｗ0.8Ｎ層１２が構成されているが、本実施形態においてはこれに限られるものではなく、Ｔｉの組成比ｘが０＜ｘ＜１の範囲であれば適用することが可能である。この際、Ｔｉの組成比ｘが０、即ちＷＮ層の場合には、その上層に形成されるＴｉＷ層９との密着性が悪くなるという不都合が生じ、また、Ｔｉの組成比ｘが１、即ちＴｉＷ層の場合には、仕事関数が小さくなってｎ−ＧａＮ層４との間で形成されるショットキー障壁の高さ低くなるという不都合が生じる。
次に、図６（ｂ）に示すように、ＣＶＤ法を用いて、全面にＳｉＮ膜１５を膜厚１０ｎｍ程度で形成し、各電極間を被覆する。その後、層間絶縁膜や各電極に対するコンタクト孔の形成、各種の配線層等の形成工程を経て、第２の実施形態に係るＨＥＭＴ構造の化合物半導体装置が完成する。
第２の実施形態に係るＨＥＭＴ構造の化合物半導体装置によれば、ｎ−ＧａＮ層４とＡｕ層１４との間に、Ａｕ層１４からの金のｎ−ＧａＮ層４への拡散を抑止するためのＴｉ0.2Ｗ0.8Ｎ層１２を設けたので、当該Ｔｉ0.2Ｗ0.8Ｎ層１２をｎ−ＧａＮ層４との間でショットキー障壁を形成させることも可能となり、前述した第１の実施形態における効果に加え、ゲート電極の構造を更に簡易なものにすることができる。
（第３の実施形態）
図７は、第３の実施形態に係るＨＥＭＴ構造の化合物半導体装置の製造方法を工程順に示す概略断面図である。
本例では、まず、図４（ａ）、図４（ｂ）の各工程を経る。
次に、図７（ａ）に示すように、ｎ−ＧａＮ層４上にゲート電極２５を形成する。
具体的に、まず、ｎ−ＧａＮ層４及びＡｌ層６上に、ゲート電極２５の形成領域のみを幅１μｍ程度で開口する不図示のレジストパターンを形成する。続いて、蒸着法あるいはスパッタ法などを用いて、当該レジストパターン上に、前記開口を埋め込むようにＮｉ層１６、Ｐｄ層１７及びＡｕ層１８をそれぞれ膜厚６０ｎｍ、４０ｎｍ及び３００ｎｍ程度で順次堆積する。
続いて、いわゆるリフトオフ法により当該レジストパターンを剥離除去すると同時に、当該レジストパターン上のＮｉ層１６、Ｐｄ層１７及びＡｕ層１８を除去し、前記開口形状にＮｉ層１６、Ｐｄ層１７及びＡｕ層１８を残してゲート電極２５を形成する。ここで、本実施形態では、ゲート電極２５の形成に際して、不必要な熱処理を行っておらず、また、ｎ−ＧａＮ層４上のＮｉ層１６の膜厚を１０ｎｍ程度に比して十分厚く（６０ｎｍ程度）形成しているため、半導体層であるｎ−ＧａＮ層４とＮｉ層１６との界面には、Ｐｄ層１７からのＰｄの拡散が生じていない。
次に、図７（ｂ）に示すように、ＣＶＤ法を用いて、全面にＳｉＮ膜１９を膜厚１０ｎｍ程度で形成し、各電極間を被覆する。その後、層間絶縁膜や各電極に対するコンタクト孔の形成、各種の配線層等の形成工程を経て、第３の実施形態に係るＨＥＭＴ構造の化合物半導体装置が完成する。
第３の実施形態に係るＨＥＭＴ構造の化合物半導体装置によれば、Ｎｉ層１６とＡｕ層１８との間に、極めて優れた熱安定性を有するＰｄ層１７を設けるようにしたので、高温環境下においても、Ａｕ層１８からｎ−ＧａＮ層４への金の拡散を抑止することができ、ｎ−ＧａＮ層４とＮｉ層１６との間で安定したショットキー障壁の高さを維持することができる。これにより、ゲート電極のリーク電流の増大を抑制することが可能となる。
本発明の諸態様を付記としてまとめて記載する。
（付記１）
化合物半導体層と、
前記化合物半導体層上でショットキー接合してなる電極と
を有し、
前記電極は、
ＴｉxＷ1-xＮ（０＜ｘ＜１）からなるＴｉＷＮ層と、
前記ＴｉＷＮ層の上方に形成されてなる低抵抗の金属層と
を含み構成されてなることを特徴とする化合物半導体装置。
（付記２）
前記電極は、前記化合物半導体層と前記ＴｉＷＮ層との間に、Ｎｉ、Ｔｉ、Ｉｒからなる群から選択された１種の金属からなる金属層が設けられていることを特徴とする付記１に記載の化合物半導体装置。
（付記３）
前記ＴｉＷＮ層が前記化合物半導体層の直上に設けられていることを特徴とする付記１に記載の化合物半導体装置。
（付記４）
前記低抵抗の金属層は、Ａｕ、Ｃｕ及びＡｌからなる群から選択された１種の金属からなるものであることを特徴とする付記１〜３のいずれか１項に記載の化合物半導体装置。
（付記５）
ＧａＮからなる電子走行層と、
前記電子走行層上に、ＡｌyＧａ1-yＮ（０＜ｙ＜１）からなる電子供給層と
を更に有し、
前記化合物半導体層は、前記電子供給層上に形成され、濃度２×１０17ｃｍ-3以上でドーピングされたｎ型のＧａＮからなるものであることを特徴とする付記１〜４のいずれか１項に記載の化合物半導体装置。
（付記６）
化合物半導体層と、
前記化合物半導体層上にショットキー接合を介して形成された電極と
を有し、
前記電極は、
前記化合物半導体層上に、Ｎｉ、Ｔｉ、Ｉｒからなる群から選択された１種の金属からなる第１の金属層と、
低抵抗の金属からなる第２の金属層と、
前記第１の金属層と前記第２の金属層との間に形成されたＰｄからなる第３の金属層と
を含み構成されてなることを特徴とする化合物半導体装置。
（付記７）
前記第２の金属層は、Ａｕ、Ｃｕ及びＡｌからなる群から選択された１種の金属からなるものであることを特徴とする付記６に記載の化合物半導体装置。
（付記８）
ＧａＮからなる電子走行層と、
前記電子走行層上に、ＡｌyＧａ1-yＮ（０＜ｙ＜１）からなる電子供給層と
を更に有し、
前記化合物半導体層は、前記電子供給層上に形成され、濃度２×１０17ｃｍ-3以上でドーピングされたｎ型のＧａＮからなるものであることを特徴とする付記６又は７に記載の化合物半導体装置。
（付記９）
化合物半導体層と、
前記化合物半導体層上にショットキー接合を介して形成された電極と
を有し、
前記電極は、
低抵抗の金属層と、
前記低抵抗の金属層と前記化合物半導体層との間に設けられ、前記低抵抗金属層の金属の拡散を抑止する拡散防止層と
を含み構成されてなることを特徴とする化合物半導体装置。
（付記１０）
前記拡散防止層は、ＴｉxＷ1-xＮ（０＜ｘ＜１）からなるＴｉＷＮ層又はＰｄ層であることを特徴とする付記９に記載の化合物半導体装置。
（付記１１）
基板の上方に、化合物半導体層を形成する工程と、
前記化合物半導体層上に、当該化合物半導体層とショットキー接合し、ＴｉxＷ1-xＮ（０＜ｘ＜１）からなるＴｉＷＮ層を形成する工程と、
前記ＴｉＷＮ層の上方に低抵抗の金属層を形成する工程と
を有することを特徴とする化合物半導体装置の製造方法。
（付記１２）
基板の上方に、化合物半導体層を形成する工程と、
前記化合物半導体層上に、当該化合物半導体層とショットキー接合し、Ｎｉ、Ｔｉ、Ｉｒからなる群から選択された１種の金属からなる金属層を形成する工程と、
前記金属層の上方に、ＴｉxＷ1-xＮ（０＜ｘ＜１）からなるＴｉＷＮ層を形成する工程と、
前記ＴｉＷＮ層の上方に低抵抗の金属層を形成する工程と
を有することを特徴とする化合物半導体装置の製造方法。
（付記１３）
基板の上方に、化合物半導体層を形成する工程と、
前記化合物半導体層上に、当該化合物半導体層とショットキー接合し、Ｎｉ、Ｔｉ、Ｉｒからなる群から選択された１種の金属からなる金属層を形成する工程と、
前記金属層の上方にＰｄ層を形成する工程と、
前記Ｐｄ層の上方に低抵抗の金属層を形成する工程と
を有することを特徴とする化合物半導体装置の製造方法。
（付記１４）
前記低抵抗の金属層は、Ａｕ、Ｃｕ及びＡｌからなる群から選択された１種の金属からなるものであることを特徴とする付記１１〜１３のいずれか１項に記載の化合物半導体装置の製造方法。
一般的なＨＥＭＴ構造の化合物半導体装置の概略断面図である。 本発明の基本骨子を説明するだめの化合物半導体装置の概略断面図である。 比較例を示す化合物半導体装置の概略断面図である。 第１の実施形態に係るＨＥＭＴ構造の化合物半導体装置の製造方法を工程順に示す概略断面図である。 図４に引き続き、第１の実施形態に係るＨＥＭＴ構造の化合物半導体装置の製造方法を工程順に示す概略断面図である。 第２の実施形態に係るＨＥＭＴ構造の化合物半導体装置の製造方法を工程順に示す概略断面図である。 第３の実施形態に係るＨＥＭＴ構造の化合物半導体装置の製造方法を工程順に示す概略断面図である。
符号の説明
４１ Ｎｉ層
４２ 低抵抗金属層
４３ ＴｉxＷ1-xＮ層
４４ Ｐｄ層
４５ Ｐｔ層
１００ 化合物半導体層
１０１、１０２、１０３ ゲート電極

Claims (10)

  1. 化合物半導体層と、
    前記化合物半導体層上でショットキー接合してなる電極と
    を有し、
    前記電極は、
    ＴｉxＷ1-xＮ（０＜ｘ＜１）からなるＴｉＷＮ層と、
    前記ＴｉＷＮ層の上方に形成されてなる低抵抗の金属層と
    を含み構成されてなることを特徴とする化合物半導体装置。
  2. 前記電極は、前記化合物半導体層と前記ＴｉＷＮ層との間に、Ｎｉ、Ｔｉ、Ｉｒからなる群から選択された１種の金属からなる金属層が設けられていることを特徴とする請求項１に記載の化合物半導体装置。
  3. 前記ＴｉＷＮ層が前記化合物半導体層の直上に設けられていることを特徴とする請求項１に記載の化合物半導体装置。
  4. 前記低抵抗の金属層は、Ａｕ、Ｃｕ及びＡｌからなる群から選択された１種の金属からなるものであることを特徴とする請求項１〜３のいずれか１項に記載の化合物半導体装置。
  5. ＧａＮからなる電子走行層と、
    前記電子走行層上に、ＡｌyＧａ1-yＮ（０＜ｙ＜１）からなる電子供給層と
    を更に有し、
    前記化合物半導体層は、前記電子供給層上に形成され、濃度２×１０17ｃｍ-3以上でドーピングされたｎ型のＧａＮからなるものであることを特徴とする請求項１〜４のいずれか１項に記載の化合物半導体装置。
  6. 化合物半導体層と、
    前記化合物半導体層上にショットキー接合を介して形成された電極と
    を有し、
    前記電極は、
    前記化合物半導体層上に、Ｎｉ、Ｔｉ、Ｉｒからなる群から選択された１種の金属からなる第１の金属層と、
    低抵抗の金属からなる第２の金属層と、
    前記第１の金属層と前記第２の金属層との間に形成されたＰｄからなる第３の金属層と
    を含み構成されてなることを特徴とする化合物半導体装置。
  7. 前記第２の金属層は、Ａｕ、Ｃｕ及びＡｌからなる群から選択された１種の金属からなるものであることを特徴とする請求項６に記載の化合物半導体装置。
  8. ＧａＮからなる電子走行層と、
    前記電子走行層上に、ＡｌyＧａ1-yＮ（０＜ｙ＜１）からなる電子供給層と
    を更に有し、
    前記化合物半導体層は、前記電子供給層上に形成され、濃度２×１０17ｃｍ-3以上でドーピングされたｎ型のＧａＮからなるものであることを特徴とする請求項６又は７に記載の化合物半導体装置。
  9. 化合物半導体層と、
    前記化合物半導体層上にショットキー接合を介して形成された電極と
    を有し、
    前記電極は、
    低抵抗の金属層と、
    前記低抵抗の金属層と前記化合物半導体層との間に設けられ、前記低抵抗金属層の金属の拡散を抑止する拡散防止層と
    を含み構成されてなることを特徴とする化合物半導体装置。
  10. 前記拡散防止層は、ＴｉxＷ1-xＮ（０＜ｘ＜１）からなるＴｉＷＮ層又はＰｄ層であることを特徴とする請求項９に記載の化合物半導体装置。
JP2005007966A 2005-01-14 2005-01-14 化合物半導体装置 Active JP4866007B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2005007966A JP4866007B2 (ja) 2005-01-14 2005-01-14 化合物半導体装置
US11/295,556 US20060157735A1 (en) 2005-01-14 2005-12-07 Compound semiconductor device
US12/929,689 US20110133206A1 (en) 2005-01-14 2011-02-09 Compound semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005007966A JP4866007B2 (ja) 2005-01-14 2005-01-14 化合物半導体装置

Related Child Applications (2)

Application Number Title Priority Date Filing Date
JP2011158355A Division JP5620347B2 (ja) 2011-07-19 2011-07-19 化合物半導体装置
JP2011158395A Division JP5877967B2 (ja) 2011-07-19 2011-07-19 化合物半導体装置

Publications (2)

Publication Number Publication Date
JP2006196764A true JP2006196764A (ja) 2006-07-27
JP4866007B2 JP4866007B2 (ja) 2012-02-01

Family

ID=36682968

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005007966A Active JP4866007B2 (ja) 2005-01-14 2005-01-14 化合物半導体装置

Country Status (2)

Country Link
US (2) US20060157735A1 (ja)
JP (1) JP4866007B2 (ja)

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008041277A1 (fr) * 2006-09-29 2008-04-10 Fujitsu Limited Dispositif à semi-conducteur a base de composé et processus de fabrication correspondant
JP2008166469A (ja) * 2006-12-28 2008-07-17 Fujitsu Ltd 窒化物半導体装置とその製造方法
WO2010128571A1 (ja) 2009-05-08 2010-11-11 住友電気工業株式会社 半導体装置およびその製造方法
JP2011238805A (ja) * 2010-05-11 2011-11-24 Nec Corp 電界効果トランジスタ、電界効果トランジスタの製造方法および電子装置
JP2012028641A (ja) * 2010-07-26 2012-02-09 Sumitomo Electric Device Innovations Inc 半導体装置の製造方法
JP2013038180A (ja) * 2011-08-05 2013-02-21 Sharp Corp ＧａＮ系化合物半導体装置
JP2013141000A (ja) * 2007-03-23 2013-07-18 Cree Inc 半導体デバイス
JP2013201370A (ja) * 2012-03-26 2013-10-03 Toshiba Corp 窒化物半導体装置およびその製造方法
WO2014167876A1 (ja) * 2013-04-12 2014-10-16 シャープ株式会社 窒化物半導体装置
US8896122B2 (en) 2010-05-12 2014-11-25 Cree, Inc. Semiconductor devices having gates including oxidized nickel
US9041064B2 (en) 2006-11-21 2015-05-26 Cree, Inc. High voltage GaN transistor
JP2015167220A (ja) * 2014-02-12 2015-09-24 三菱電機株式会社 半導体装置及びその製造方法
JP2015204335A (ja) * 2014-04-11 2015-11-16 豊田合成株式会社 半導体装置および半導体装置の製造方法
US9419124B2 (en) 2001-07-24 2016-08-16 Cree, Inc. Insulating gate AlGaN/GaN HEMT
US9437525B2 (en) 2013-04-30 2016-09-06 Toyoda Gosei Co., Ltd. Semiconductor device and manufacturing method thereof
JP2017041533A (ja) * 2015-08-20 2017-02-23 豊田合成株式会社 ショットキーバリアダイオード及びその製造方法
JP2020136459A (ja) * 2019-02-19 2020-08-31 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法および半導体装置

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7912057B2 (en) * 2007-01-12 2011-03-22 Wi-Lan Inc. Convergence sublayer for use in a wireless broadcasting system
US7863665B2 (en) * 2007-03-29 2011-01-04 Raytheon Company Method and structure for reducing cracks in a dielectric layer in contact with metal
US8421121B2 (en) * 2007-04-18 2013-04-16 Northrop Grumman Systems Corporation Antimonide-based compound semiconductor with titanium tungsten stack
US9142631B2 (en) * 2010-03-17 2015-09-22 Cree, Inc. Multilayer diffusion barriers for wide bandgap Schottky barrier devices
US9640627B2 (en) 2012-03-07 2017-05-02 Cree, Inc. Schottky contact
US9202703B2 (en) * 2012-11-05 2015-12-01 Cree, Inc. Ni-rich Schottky contact
EP2793265B1 (en) * 2013-04-15 2017-06-07 Nexperia B.V. Semiconductor device and manufacturing method
TW201513341A (zh) * 2013-08-01 2015-04-01 Efficient Power Conversion Corp 用於增強模式氮化鎵電晶體之具有自對準凸出部的閘極
JP6135487B2 (ja) * 2013-12-09 2017-05-31 富士通株式会社 半導体装置及び半導体装置の製造方法
US20150263116A1 (en) * 2014-03-14 2015-09-17 Chunong Qiu High electron mobility transistors with improved gates and reduced surface traps
JP6149786B2 (ja) * 2014-04-11 2017-06-21 豊田合成株式会社 半導体装置および半導体装置の製造方法
EP2942815B1 (en) * 2014-05-08 2020-11-18 Nexperia B.V. Semiconductor device and manufacturing method
EP2942805B1 (en) * 2014-05-08 2017-11-01 Nexperia B.V. Semiconductor device and manufacturing method
CN106711237B (zh) * 2016-12-19 2020-10-09 西安微电子技术研究所 一种高压功率型肖特基二极管的制作方法

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63181480A (ja) * 1987-01-12 1988-07-26 アイテイーテイー・インダストリーズ・インコーポレーテツド 自己整列ひ化ガリウム装置の製造方法
JPH022640A (ja) * 1987-12-23 1990-01-08 Internatl Standard Electric Corp 自己整列ゲートｆｅｔの製造方法
US4927505A (en) * 1988-07-05 1990-05-22 Motorola Inc. Metallization scheme providing adhesion and barrier properties
JPH11162996A (ja) * 1997-12-02 1999-06-18 Fujitsu Quantum Device Kk 半導体装置及びその製造方法
JP2000223504A (ja) * 1999-02-03 2000-08-11 Sanyo Electric Co Ltd 電界効果型半導体装置およびその製造方法
JP2001358075A (ja) * 2000-06-16 2001-12-26 Univ Meijo 半導体素子の製造方法及び半導体素子
WO2003036729A1 (en) * 2001-10-24 2003-05-01 Cree, Inc. Delta doped silicon carbide metal-semiconductor field effect transistors and methods of fabricating them
JP2004022773A (ja) * 2002-06-17 2004-01-22 Nec Corp 半導体装置
WO2004049454A1 (en) * 2002-11-26 2004-06-10 Cree, Inc. Transistors having buried p-type layers beneath the source region and methods of fabricating the same
JP2004228481A (ja) * 2003-01-27 2004-08-12 Fujitsu Ltd 化合物半導体装置およびその製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4787958A (en) * 1987-08-28 1988-11-29 Motorola Inc. Method of chemically etching TiW and/or TiWN
US5192987A (en) * 1991-05-17 1993-03-09 Apa Optics, Inc. High electron mobility transistor with GaN/Alx Ga1-x N heterojunctions
JP4043600B2 (ja) * 1998-06-03 2008-02-06 古河電気工業株式会社 ショットキー障壁形成用電極
JP3512659B2 (ja) * 1998-12-28 2004-03-31 シャープ株式会社 窒化物系ｉｉｉ−ｖ族化合物半導体装置
US6479843B2 (en) * 2000-04-27 2002-11-12 Motorola, Inc. Single supply HFET with temperature compensation
US6849882B2 (en) * 2001-05-11 2005-02-01 Cree Inc. Group-III nitride based high electron mobility transistor (HEMT) with barrier/spacer layer
JP2003273129A (ja) * 2002-03-14 2003-09-26 Fujitsu Quantum Devices Ltd 半導体装置及びその製造方法
KR20030089756A (ko) * 2002-05-18 2003-11-28 주식회사 하이닉스반도체 삼원계 확산배리어막의 형성 방법 및 그를 이용한구리배선의 형성 방법
US6982204B2 (en) * 2002-07-16 2006-01-03 Cree, Inc. Nitride-based transistors and methods of fabrication thereof using non-etched contact recesses
US7045404B2 (en) * 2004-01-16 2006-05-16 Cree, Inc. Nitride-based transistors with a protective layer and a low-damage recess and methods of fabrication thereof
US7033912B2 (en) * 2004-01-22 2006-04-25 Cree, Inc. Silicon carbide on diamond substrates and related devices and methods
US20050280087A1 (en) * 2004-06-16 2005-12-22 Cree Microwave, Inc. Laterally diffused MOS transistor having source capacitor and gate shield
US7525130B2 (en) * 2004-09-29 2009-04-28 The Regents Of The University Of California Polarization-doped field effect transistors (POLFETS) and materials and methods for making the same
US7265399B2 (en) * 2004-10-29 2007-09-04 Cree, Inc. Asymetric layout structures for transistors and methods of fabricating the same
US7247889B2 (en) * 2004-12-03 2007-07-24 Nitronex Corporation III-nitride material structures including silicon substrates
JP2006245317A (ja) * 2005-03-03 2006-09-14 Fujitsu Ltd 半導体装置およびその製造方法

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63181480A (ja) * 1987-01-12 1988-07-26 アイテイーテイー・インダストリーズ・インコーポレーテツド 自己整列ひ化ガリウム装置の製造方法
JPH022640A (ja) * 1987-12-23 1990-01-08 Internatl Standard Electric Corp 自己整列ゲートｆｅｔの製造方法
US4927505A (en) * 1988-07-05 1990-05-22 Motorola Inc. Metallization scheme providing adhesion and barrier properties
JPH11162996A (ja) * 1997-12-02 1999-06-18 Fujitsu Quantum Device Kk 半導体装置及びその製造方法
JP2000223504A (ja) * 1999-02-03 2000-08-11 Sanyo Electric Co Ltd 電界効果型半導体装置およびその製造方法
JP2001358075A (ja) * 2000-06-16 2001-12-26 Univ Meijo 半導体素子の製造方法及び半導体素子
WO2003036729A1 (en) * 2001-10-24 2003-05-01 Cree, Inc. Delta doped silicon carbide metal-semiconductor field effect transistors and methods of fabricating them
JP2005507174A (ja) * 2001-10-24 2005-03-10 クリー　インコーポレイテッド デルタドープされた炭化シリコン金属半導体電界効果トランジスタおよびその製造方法
JP2004022773A (ja) * 2002-06-17 2004-01-22 Nec Corp 半導体装置
WO2004049454A1 (en) * 2002-11-26 2004-06-10 Cree, Inc. Transistors having buried p-type layers beneath the source region and methods of fabricating the same
JP2004228481A (ja) * 2003-01-27 2004-08-12 Fujitsu Ltd 化合物半導体装置およびその製造方法

Cited By (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10224427B2 (en) 2001-07-24 2019-03-05 Cree, Inc. Insulting gate AlGaN/GaN HEMT
US9419124B2 (en) 2001-07-24 2016-08-16 Cree, Inc. Insulating gate AlGaN/GaN HEMT
WO2008041277A1 (fr) * 2006-09-29 2008-04-10 Fujitsu Limited Dispositif à semi-conducteur a base de composé et processus de fabrication correspondant
JP5088325B2 (ja) * 2006-09-29 2012-12-05 富士通株式会社 化合物半導体装置およびその製造方法
US9041064B2 (en) 2006-11-21 2015-05-26 Cree, Inc. High voltage GaN transistor
US9450081B2 (en) 2006-11-21 2016-09-20 Cree, Inc. High voltage GaN transistor
US8519441B2 (en) 2006-12-28 2013-08-27 Fujitsu Limited High speed high power nitride semiconductor device
JP2008166469A (ja) * 2006-12-28 2008-07-17 Fujitsu Ltd 窒化物半導体装置とその製造方法
JP2013141000A (ja) * 2007-03-23 2013-07-18 Cree Inc 半導体デバイス
US9240473B2 (en) 2007-03-23 2016-01-19 Cree, Inc. High temperature performance capable gallium nitride transistor
US8614446B2 (en) 2009-05-08 2013-12-24 Sumitomo Electric Industries, Ltd. Semiconductor device and method of producing same
US8815716B2 (en) 2009-05-08 2014-08-26 Sumitomo Electric Industries, Ltd. Method of producing semiconductor device
WO2010128571A1 (ja) 2009-05-08 2010-11-11 住友電気工業株式会社 半導体装置およびその製造方法
JP2011238805A (ja) * 2010-05-11 2011-11-24 Nec Corp 電界効果トランジスタ、電界効果トランジスタの製造方法および電子装置
US8896122B2 (en) 2010-05-12 2014-11-25 Cree, Inc. Semiconductor devices having gates including oxidized nickel
JP2012028641A (ja) * 2010-07-26 2012-02-09 Sumitomo Electric Device Innovations Inc 半導体装置の製造方法
JP2013038180A (ja) * 2011-08-05 2013-02-21 Sharp Corp ＧａＮ系化合物半導体装置
US8963203B2 (en) 2012-03-26 2015-02-24 Kabushiki Kaisha Toshiba Nitride semiconductor device and method for manufacturing same
US9287368B2 (en) 2012-03-26 2016-03-15 Kabushiki Kaisha Toshiba Nitride semiconductor device and method for manufacturing same
JP2013201370A (ja) * 2012-03-26 2013-10-03 Toshiba Corp 窒化物半導体装置およびその製造方法
WO2014167876A1 (ja) * 2013-04-12 2014-10-16 シャープ株式会社 窒化物半導体装置
JPWO2014167876A1 (ja) * 2013-04-12 2017-02-16 シャープ株式会社 窒化物半導体装置
US9437525B2 (en) 2013-04-30 2016-09-06 Toyoda Gosei Co., Ltd. Semiconductor device and manufacturing method thereof
JP2015167220A (ja) * 2014-02-12 2015-09-24 三菱電機株式会社 半導体装置及びその製造方法
JP2015204335A (ja) * 2014-04-11 2015-11-16 豊田合成株式会社 半導体装置および半導体装置の製造方法
JP2017041533A (ja) * 2015-08-20 2017-02-23 豊田合成株式会社 ショットキーバリアダイオード及びその製造方法
JP2020136459A (ja) * 2019-02-19 2020-08-31 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法および半導体装置
JP7215800B2 (ja) 2019-02-19 2023-01-31 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法および半導体装置
US11688773B2 (en) 2019-02-19 2023-06-27 Sumitomo Electric Device Innovations, Inc. Method for manufacturing semiconductor device and semiconductor device

Also Published As

Publication number Publication date
JP4866007B2 (ja) 2012-02-01
US20110133206A1 (en) 2011-06-09
US20060157735A1 (en) 2006-07-20

Similar Documents

Publication Publication Date Title
JP4866007B2 (ja) 化合物半導体装置
JP5200936B2 (ja) 電界効果トランジスタおよびその製造方法
US9299823B2 (en) Semiconductor device and method of making including cap layer and nitride semiconductor layer
US20090194791A1 (en) Compound semiconductor device and manufacturing method thereof
JP2007273545A (ja) 半導体装置及びその製造方法
JP2007329350A (ja) 半導体装置
JP7175727B2 (ja) 窒化物半導体装置
JP6244557B2 (ja) 窒化物半導体デバイス
JP2010171416A (ja) 半導体装置、半導体装置の製造方法および半導体装置のリーク電流低減方法
JP2008198947A (ja) 半導体装置及びその製造方法
JP2011204804A (ja) 化合物半導体装置及びその製造方法
JP4379305B2 (ja) 半導体装置
JP2011238866A (ja) 半導体装置及びその製造方法
JP5355927B2 (ja) 半導体装置および半導体装置の製造方法
JP5877967B2 (ja) 化合物半導体装置
JP2008243927A (ja) 電界効果トランジスタ及びその製造方法
JP3984471B2 (ja) 半導体装置及びその製造方法
JP2011054809A (ja) 窒化物半導体装置およびその製造方法
WO2012098636A1 (ja) 半導体装置及びその製造方法
JP5620347B2 (ja) 化合物半導体装置
JP6166508B2 (ja) 半導体装置及び半導体装置の製造方法
JP2010080493A (ja) 窒化物半導体装置およびその製造方法
JP4415531B2 (ja) 半導体素子とその製造方法
JP5113375B2 (ja) 窒化物半導体装置
JP4546051B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070904

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110328

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110517

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110719

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110809

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111007

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20111108

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20111111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20141118

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4866007

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313117

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250