JPH022640A - 自己整列ゲートｆｅｔの製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 26
- 238000000034 method Methods 0.000 claims abstract description 107
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims abstract description 52
- 239000003989 dielectric material Substances 0.000 claims abstract description 20
- 238000002513 implantation Methods 0.000 claims abstract description 18
- 239000012535 impurity Substances 0.000 claims abstract description 14
- 230000008859 change Effects 0.000 claims abstract description 10
- 229910052751 metal Inorganic materials 0.000 claims description 132
- 239000002184 metal Substances 0.000 claims description 132
- 239000007943 implant Substances 0.000 claims description 62
- 239000000463 material Substances 0.000 claims description 56
- 238000005530 etching Methods 0.000 claims description 46
- 239000000758 substrate Substances 0.000 claims description 36
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 24
- 229910052710 silicon Inorganic materials 0.000 claims description 23
- 239000010703 silicon Substances 0.000 claims description 23
- 239000002019 doping agent Substances 0.000 claims description 21
- 238000000151 deposition Methods 0.000 claims description 14
- 125000006850 spacer group Chemical group 0.000 claims description 10
- 230000007704 transition Effects 0.000 claims description 7
- 230000000153 supplemental effect Effects 0.000 claims description 5
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 4
- 230000002829 reductive effect Effects 0.000 abstract description 14
- 230000006378 damage Effects 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 162
- 229920002120 photoresistant polymer Polymers 0.000 description 74
- 238000000137 annealing Methods 0.000 description 49
- 230000008569 process Effects 0.000 description 49
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 45
- 108091006146 Channels Proteins 0.000 description 35
- 239000010931 gold Substances 0.000 description 31
- 238000012545 processing Methods 0.000 description 30
- 230000015572 biosynthetic process Effects 0.000 description 27
- 229910052737 gold Inorganic materials 0.000 description 25
- 150000002500 ions Chemical class 0.000 description 25
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 24
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 22
- 238000001994 activation Methods 0.000 description 22
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 21
- 230000004913 activation Effects 0.000 description 20
- 230000004888 barrier function Effects 0.000 description 20
- 238000005468 ion implantation Methods 0.000 description 19
- 239000010936 titanium Substances 0.000 description 18
- 239000003870 refractory metal Substances 0.000 description 15
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 13
- 238000000059 patterning Methods 0.000 description 13
- 239000004065 semiconductor Substances 0.000 description 13
- 229910052719 titanium Inorganic materials 0.000 description 13
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 12
- 230000005669 field effect Effects 0.000 description 12
- 238000001020 plasma etching Methods 0.000 description 12
- 230000008901 benefit Effects 0.000 description 11
- 238000009792 diffusion process Methods 0.000 description 11
- 239000000203 mixture Substances 0.000 description 11
- 229910052757 nitrogen Inorganic materials 0.000 description 11
- 229910052759 nickel Inorganic materials 0.000 description 10
- 229910052721 tungsten Inorganic materials 0.000 description 10
- 239000010937 tungsten Substances 0.000 description 10
- 239000004642 Polyimide Substances 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- 238000013459 approach Methods 0.000 description 8
- 230000008021 deposition Effects 0.000 description 8
- 230000000694 effects Effects 0.000 description 8
- 229920001721 polyimide Polymers 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- 238000004544 sputter deposition Methods 0.000 description 8
- 230000015556 catabolic process Effects 0.000 description 7
- 238000001704 evaporation Methods 0.000 description 7
- 230000008020 evaporation Effects 0.000 description 7
- 230000000873 masking effect Effects 0.000 description 7
- 230000003071 parasitic effect Effects 0.000 description 7
- MAKDTFFYCIMFQP-UHFFFAOYSA-N titanium tungsten Chemical compound [Ti].[W] MAKDTFFYCIMFQP-UHFFFAOYSA-N 0.000 description 7
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 6
- 229910052786 argon Inorganic materials 0.000 description 6
- 229910052785 arsenic Inorganic materials 0.000 description 6
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 6
- 230000006870 function Effects 0.000 description 6
- 239000007789 gas Substances 0.000 description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 6
- 239000010408 film Substances 0.000 description 5
- 229910052732 germanium Inorganic materials 0.000 description 5
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 5
- 238000002347 injection Methods 0.000 description 5
- 239000007924 injection Substances 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 238000004151 rapid thermal annealing Methods 0.000 description 5
- 238000005306 renormalization group theory Methods 0.000 description 5
- 238000000926 separation method Methods 0.000 description 5
- 239000000377 silicon dioxide Substances 0.000 description 5
- 235000012239 silicon dioxide Nutrition 0.000 description 5
- 239000011248 coating agent Substances 0.000 description 4
- 238000000576 coating method Methods 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 4
- 238000005538 encapsulation Methods 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 238000002161 passivation Methods 0.000 description 4
- -1 titanium-tungsten nitride Chemical class 0.000 description 4
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 238000005260 corrosion Methods 0.000 description 3
- 238000000354 decomposition reaction Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 239000008393 encapsulating agent Substances 0.000 description 3
- 229910052750 molybdenum Inorganic materials 0.000 description 3
- 239000011733 molybdenum Substances 0.000 description 3
- 238000005457 optimization Methods 0.000 description 3
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 3
- 238000005546 reactive sputtering Methods 0.000 description 3
- 239000002904 solvent Substances 0.000 description 3
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 2
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 2
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 230000002411 adverse Effects 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000010276 construction Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910052731 fluorine Inorganic materials 0.000 description 2
- 239000011737 fluorine Substances 0.000 description 2
- 229910052733 gallium Inorganic materials 0.000 description 2
- 229910052736 halogen Inorganic materials 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 239000011261 inert gas Substances 0.000 description 2
- 229910010272 inorganic material Inorganic materials 0.000 description 2
- 239000011147 inorganic material Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 239000011368 organic material Substances 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 238000007517 polishing process Methods 0.000 description 2
- 239000002002 slurry Substances 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 238000009331 sowing Methods 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 238000011282 treatment Methods 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- 241000237518 Arion Species 0.000 description 1
- 206010011732 Cyst Diseases 0.000 description 1
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- BYDQGSVXQDOSJJ-UHFFFAOYSA-N [Ge].[Au] Chemical compound [Ge].[Au] BYDQGSVXQDOSJJ-UHFFFAOYSA-N 0.000 description 1
- 239000003082 abrasive agent Substances 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 239000012790 adhesive layer Substances 0.000 description 1
- WYTGDNHDOZPMIW-RCBQFDQVSA-N alstonine Natural products C1=CC2=C3C=CC=CC3=NC2=C2N1C[C@H]1[C@H](C)OC=C(C(=O)OC)[C@H]1C2 WYTGDNHDOZPMIW-RCBQFDQVSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000003749 cleanliness Effects 0.000 description 1
- 230000001010 compromised effect Effects 0.000 description 1
- 239000000356 contaminant Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 208000031513 cyst Diseases 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000002939 deleterious effect Effects 0.000 description 1
- 230000001627 detrimental effect Effects 0.000 description 1
- 230000008034 disappearance Effects 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 230000009970 fire resistant effect Effects 0.000 description 1
- 230000008717 functional decline Effects 0.000 description 1
- FHUGMWWUMCDXBC-UHFFFAOYSA-N gold platinum titanium Chemical compound [Ti][Pt][Au] FHUGMWWUMCDXBC-UHFFFAOYSA-N 0.000 description 1
- ZNKMCMOJCDFGFT-UHFFFAOYSA-N gold titanium Chemical compound [Ti].[Au] ZNKMCMOJCDFGFT-UHFFFAOYSA-N 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 230000003116 impacting effect Effects 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000010849 ion bombardment Methods 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 238000010310 metallurgical process Methods 0.000 description 1
- 230000036961 partial effect Effects 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000035939 shock Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 238000009987 spinning Methods 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 238000010025 steaming Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000008961 swelling Effects 0.000 description 1
- 229910001258 titanium gold Inorganic materials 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000011179 visual inspection Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
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- H01L21/28581—Deposition of Schottky electrodes
-
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は砒化ガリウム（ＧａＡｓ）電界効果トランジス
タ（ＦＥＴ）に関するものであり、またこのようなトラ
ンジスタの製造方法に関するものである。特に、本発明
は集積回路分野において使用するための自己整列ゲート
（ＳＡＧ）を製造するための方法に関するものである。
タ（ＦＥＴ）に関するものであり、またこのようなトラ
ンジスタの製造方法に関するものである。特に、本発明
は集積回路分野において使用するための自己整列ゲート
（ＳＡＧ）を製造するための方法に関するものである。
［従来の技術］
この方法は現在以下の２つのカテゴリに属して使用され
ている。即ち（１）熱安定耐火ゲート（ＲＧ） 、およ
び（２）代用ゲート（ＳＧ）である。処理の観点から、
ＲＧ方法はＳＧ方法より製造が簡単で容易であるが、そ
れはショッツキ（Ｓ ｃｈｏｔｔｋｙ ）ゲート金属の
熱安定性について厳しい要求がある。ＳＧアプローチは
ゲート金属における異常な熱安定性を必要としないが、
慎重に制御されたＴ形プロファイルを具備する３層ゲー
ト代用マスクの困難な形成を必要とする。
ている。即ち（１）熱安定耐火ゲート（ＲＧ） 、およ
び（２）代用ゲート（ＳＧ）である。処理の観点から、
ＲＧ方法はＳＧ方法より製造が簡単で容易であるが、そ
れはショッツキ（Ｓ ｃｈｏｔｔｋｙ ）ゲート金属の
熱安定性について厳しい要求がある。ＳＧアプローチは
ゲート金属における異常な熱安定性を必要としないが、
慎重に制御されたＴ形プロファイルを具備する３層ゲー
ト代用マスクの困難な形成を必要とする。
ＲＧアプローチはＳＧアプローチよりも全体的に優れて
いるけれども、ＲＧアプローチの先の実施例は不十分な
技術のためこの方法のいくつかの様相を妥協する必要が
あった。過去における１つの大きな問題はゲート金属の
熱安定性が７５０−８００°Ｃ以上の温度で自己整列さ
れたｎ十注入の焼きなましを許容するには不十分である
が、しかるに装置のチャンネル注入の最適な活性化は８
００℃以上で発生し、一般に炉アニールについては約８
１０℃−８５０℃の範囲であり、一般にＲＴＡ （迅速
熱アニール）については９００℃以上であるということ
であった。これは２つの可能な妥協の１つを必要とする
。即ち、ｎ十注入領域と一致するアニーリング温度で初
期チャンネル注入およびそれに続く装置領域の両方をア
ニールするか、あるいは２つの別々のアニールをする、
すなわち適切な時間−温度積でのゲート形成以前のチャ
ンネルアニールと、その後の最適温度以下でソース／ド
レインアニールの２回のアニールをするかのいずれかで
ある。いずれかの場合においても、ソースおよびドレイ
ン注入領域における注入活性化および電子可動性は悪化
し、そのためＦＥＴ特性は最適条件より低い。
いるけれども、ＲＧアプローチの先の実施例は不十分な
技術のためこの方法のいくつかの様相を妥協する必要が
あった。過去における１つの大きな問題はゲート金属の
熱安定性が７５０−８００°Ｃ以上の温度で自己整列さ
れたｎ十注入の焼きなましを許容するには不十分である
が、しかるに装置のチャンネル注入の最適な活性化は８
００℃以上で発生し、一般に炉アニールについては約８
１０℃−８５０℃の範囲であり、一般にＲＴＡ （迅速
熱アニール）については９００℃以上であるということ
であった。これは２つの可能な妥協の１つを必要とする
。即ち、ｎ十注入領域と一致するアニーリング温度で初
期チャンネル注入およびそれに続く装置領域の両方をア
ニールするか、あるいは２つの別々のアニールをする、
すなわち適切な時間−温度積でのゲート形成以前のチャ
ンネルアニールと、その後の最適温度以下でソース／ド
レインアニールの２回のアニールをするかのいずれかで
ある。いずれかの場合においても、ソースおよびドレイ
ン注入領域における注入活性化および電子可動性は悪化
し、そのためＦＥＴ特性は最適条件より低い。
ＲＧアプローチのいくつかの実施例のもう１つの欠点は
耐火性ゲート金属をプラズマエツチングするためのフォ
トレジストマスクの使用である。
耐火性ゲート金属をプラズマエツチングするためのフォ
トレジストマスクの使用である。
すなわち、このアプローチはオーバーハングしている″
Ｔアゲート構造を伴わずにＦＥＴを生じるので、それは
自己整列されたｎ十領域の縁部からゲートの位置を離し
て置くための手段がなくても良く、それ故キャパシタン
ス（Ｃｇｄ）および直列抵抗の両方に関して同時にゲー
ト構造を最適化する手段はない。
Ｔアゲート構造を伴わずにＦＥＴを生じるので、それは
自己整列されたｎ十領域の縁部からゲートの位置を離し
て置くための手段がなくても良く、それ故キャパシタン
ス（Ｃｇｄ）および直列抵抗の両方に関して同時にゲー
ト構造を最適化する手段はない。
ＳＧ方法において、金が耐火性金属として使用されるが
、それは金が低比抵抗であり、その熱安定性がこの方法
にとって充分であるからである。
、それは金が低比抵抗であり、その熱安定性がこの方法
にとって充分であるからである。
しかしながら、ＲＧ方法において、使用された耐火性金
属は、それらがゲートショッツキ接触の必要な熱安定性
を達成できるものでなければならない。金はこの方法の
ためには適切である金属ではない。過去におけるもう１
つの問題は金に比較してＲＧ方法のため適切な耐火性金
属が高比抵抗であることであった。耐火性ゲート金属の
高比抵抗は、ＲＧアプローチでは耐火性金属に伴う可能
なより低い比抵抗を有していなければならない第１のレ
ベルの相互接続金属がＳＧ方法におけるゲートマスクレ
ベルよりむしろ付加的なマスクレベルによって定められ
るためにＲＧアプローチでは複雑である。また高いゲー
ト抵抗はＲＧ処理されたＦＥＴの性能を低下させ、高周
波アナログ回路を構成するためこの非常に製造可能な方
法を使用することができない。
属は、それらがゲートショッツキ接触の必要な熱安定性
を達成できるものでなければならない。金はこの方法の
ためには適切である金属ではない。過去におけるもう１
つの問題は金に比較してＲＧ方法のため適切な耐火性金
属が高比抵抗であることであった。耐火性ゲート金属の
高比抵抗は、ＲＧアプローチでは耐火性金属に伴う可能
なより低い比抵抗を有していなければならない第１のレ
ベルの相互接続金属がＳＧ方法におけるゲートマスクレ
ベルよりむしろ付加的なマスクレベルによって定められ
るためにＲＧアプローチでは複雑である。また高いゲー
ト抵抗はＲＧ処理されたＦＥＴの性能を低下させ、高周
波アナログ回路を構成するためこの非常に製造可能な方
法を使用することができない。
従来のＳＡＧ ＦＥＴは対称構造を用いられ、自己整
列ゲート電極のいずれかの側のｎ十領域も高くドープし
た。この構造は、構成は比較的製造が容易であるけれど
もいくつかの欠点を４丁する。
列ゲート電極のいずれかの側のｎ十領域も高くドープし
た。この構造は、構成は比較的製造が容易であるけれど
もいくつかの欠点を４丁する。
第１に、ゲートのドレイン側に対する注入されたｎ＋ド
レイン領域の接近はゲート−ドレイン破壊電圧をかなり
減少し、ＦＥＴの最大電力処理能力を厳しく制限する。
レイン領域の接近はゲート−ドレイン破壊電圧をかなり
減少し、ＦＥＴの最大電力処理能力を厳しく制限する。
更に注入されたｎ＋ドレインの高ドーピングおよびその
ゲート金属化部分への接近はゲート−ドレインキャパシ
タンスを増加する。最後に、ソースおよびドレインｎ
＋ ６（Ｊ城門の接近した間隔は寄生基体電流を増加し
、それによってＦＥＴの出力抵抗を減少させる。これら
の全てはアナログまたはデジタル回路のいずれで使用さ
れるときにも自己整列ＦＥＴの性能に悪影響を及ぼすが
、特に高周波数アナログ信号を処理するだめの自己整列
ＦＥＴの使用は対称的な装置の構造の上記欠点によって
損われる。
ゲート金属化部分への接近はゲート−ドレインキャパシ
タンスを増加する。最後に、ソースおよびドレインｎ
＋ ６（Ｊ城門の接近した間隔は寄生基体電流を増加し
、それによってＦＥＴの出力抵抗を減少させる。これら
の全てはアナログまたはデジタル回路のいずれで使用さ
れるときにも自己整列ＦＥＴの性能に悪影響を及ぼすが
、特に高周波数アナログ信号を処理するだめの自己整列
ＦＥＴの使用は対称的な装置の構造の上記欠点によって
損われる。
［発明の解決すべき課題］
それ故、本発明の目的は従来の技術の欠点を克服する自
己配列ゲート型ＧａＡｓ電界効果トランジスタを提供す
ることである。
己配列ゲート型ＧａＡｓ電界効果トランジスタを提供す
ることである。
本発明の付加的な目的は高い熱安定性を何する耐火性ゲ
ート金属を供給することである。
ート金属を供給することである。
本発明の更にもう１つの目的は単一のアニーリング過程
を使用してＧａＡｓ電界効果トランジスタを製造するた
めの方法を提供することである。
を使用してＧａＡｓ電界効果トランジスタを製造するた
めの方法を提供することである。
本発明の付加的な目的は、製造量が増加され、製造費用
が減少されるＧａＡｓ電界効果トランジスタを製造する
ための方法を提供することである。
が減少されるＧａＡｓ電界効果トランジスタを製造する
ための方法を提供することである。
本発明の更に別の目的は、リフトオフ シーケンス中の
金属エツチングマスクを定めるため高分解能のボジチブ
フォトレジストの使用を許容するＧａＡｓ ＦＥＴの
製造方法を提供することである。
金属エツチングマスクを定めるため高分解能のボジチブ
フォトレジストの使用を許容するＧａＡｓ ＦＥＴの
製造方法を提供することである。
本発明のもう１つの目的は１μｍ以下のゲートライン幅
を光学的に容易に定めるＦＥＴを提供することである。
を光学的に容易に定めるＦＥＴを提供することである。
本発明の更にもう１の目的は高濃度にドープされるソー
スおよびドレイン注入のための注入マスクとして機能し
、それによってゲート長より大きい注入−注入間隔を生
じるゲート決定のための大きな金属マスクを提供するこ
とである占本発明の付加的な目的は、金（Ａｕ）とＧａ
Ａｓとの間に高温安定のショッツキバリアおよび同様に
高温安定の拡散バリアの両方を同時に設ける耐火性ゲー
ト金属を提供することである。
スおよびドレイン注入のための注入マスクとして機能し
、それによってゲート長より大きい注入−注入間隔を生
じるゲート決定のための大きな金属マスクを提供するこ
とである占本発明の付加的な目的は、金（Ａｕ）とＧａ
Ａｓとの間に高温安定のショッツキバリアおよび同様に
高温安定の拡散バリアの両方を同時に設ける耐火性ゲー
ト金属を提供することである。
本発明の更にもう１つの目的は、電力ＦＥＴ［２ワット
以上で８００ＩＩｌｖ／ａＩ１１のゲート外周（ゲート
幅）］に対して特に電気移動（ｃｌｅｃｔｒｏｍｉｇｒ
ａｒｉｏｎ）から装置寿命を改筈するため動作温度でＡ
ｕに対する拡散バリアを設けることである。
以上で８００ＩＩｌｖ／ａＩ１１のゲート外周（ゲート
幅）］に対して特に電気移動（ｃｌｅｃｔｒｏｍｉｇｒ
ａｒｉｏｎ）から装置寿命を改筈するため動作温度でＡ
ｕに対する拡散バリアを設けることである。
本発明の更に別の目的は自己整列注入マスクとして使用
するためのＴゲート構造を構成するためのエツチングマ
スクとしてのＡｕの使用を許容し、ＦＥＴのゲート抵抗
を減少するため活性化アニル中Ａｕをその位置に残すこ
とである。
するためのＴゲート構造を構成するためのエツチングマ
スクとしてのＡｕの使用を許容し、ＦＥＴのゲート抵抗
を減少するため活性化アニル中Ａｕをその位置に残すこ
とである。
本発明の更にもう１つの目的はＧａＡｓ ＩＣのスル
ーブツトを増加し製造費用を減少するためゲート金属お
よび第１のレベルの相互接続金属の両方の同時形成のた
め耐火性金属／ Ａ ｕ積層構造を使用することである
。
ーブツトを増加し製造費用を減少するためゲート金属お
よび第１のレベルの相互接続金属の両方の同時形成のた
め耐火性金属／ Ａ ｕ積層構造を使用することである
。
本発明のもう１つの目的はゲート抵抗を減少することに
よって耐火性ゲー）ＧａＡｓ ＦＥＴの高周波性能を
改良することである。
よって耐火性ゲー）ＧａＡｓ ＦＥＴの高周波性能を
改良することである。
本発明の更にもう１つの目的はアナログＦＥＴおよびＭ
ＭＩＣＳの製造に対する非常に製造容易なＲＧ方法の適
用を許容することである。
ＭＩＣＳの製造に対する非常に製造容易なＲＧ方法の適
用を許容することである。
さらに別の目的は非常に低いゲート抵抗を有するＳＡＧ
ＦＥＴゲート金属を提供することである。
ＦＥＴゲート金属を提供することである。
本発明の更に別の目的は同じ集積回路上にＳＡＧアナロ
グおよびデジタルＦＥＴを構成することである。
グおよびデジタルＦＥＴを構成することである。
本発明のもう１つの目的はゲート金属の第２の層の形成
前に第１の層のゲート金属の頂部を露出させるためプラ
ズマエツチングによって耐火性金属の第１のレベルゲー
ト金属上に存在する誘電体アニール対人材料を平坦にす
ることである。
前に第１の層のゲート金属の頂部を露出させるためプラ
ズマエツチングによって耐火性金属の第１のレベルゲー
ト金属上に存在する誘電体アニール対人材料を平坦にす
ることである。
本発明の付加的な目的は高ドープされたｎ十領域がソー
スとゲート電極との間に存在するがゲートのドレイン側
でゲート電極に横に隣接するチャンネル領域中には存在
しないような自己整列装置構造を提供することである。
スとゲート電極との間に存在するがゲートのドレイン側
でゲート電極に横に隣接するチャンネル領域中には存在
しないような自己整列装置構造を提供することである。
本発明の付加的目的は、出力抵抗及びゲート・ドレイン
破壊電圧が増加され、ゲート・ドレインキャパシタンス
が減少されるような自己整列ゲート電界効果トランジス
タの製造方法を提供することである。
破壊電圧が増加され、ゲート・ドレインキャパシタンス
が減少されるような自己整列ゲート電界効果トランジス
タの製造方法を提供することである。
本発明の目的はまた改良されたソース・ドレイン破壊電
圧を有するＦＥＴの製造方法を提供することである。
圧を有するＦＥＴの製造方法を提供することである。
本発明のもう１つの目的は１ミクロン以下のゲ−トライ
ン幅を１ミクロンマスクを使用して容易に光学的に定め
るＦＥＴを提供することである。
ン幅を１ミクロンマスクを使用して容易に光学的に定め
るＦＥＴを提供することである。
本発明のこれらの目的および以下に明らかとされるその
他の目的は、以下の電界効果トランジスタの製造方法に
よって達成される。即ち、ｉ）第１のチャンネル形成お
よびそこにイオン注入された第２のソース・ドレイン形
成を有する砒化ガリウム基板、およびソースおよびドレ
イン注入を自己整列させるため使用された高温抵抗金属
層を加熱する過程を含み、金属層が１乃至２０原子パー
セントのチタニウムを含み、さらにタングステンを含ん
でおり、金属層が基板上に付着され、基板のイオン注入
された領域をアニールし、注入されたイオンを活性化す
るのに充分な高さの）３度まで熱する過程を含み、１１
）窒化チタニウム−タングステン（Ｔ ｉ Ｗ Ｎ ｘ
）から層が構成され、金の導体とトランジスタのＧａ
Ａｓチャンネルとの間の拡散バリヤとして、及びショク
ツキ接合形成耐火性ゲートとして共に使用される前記基
板上のゲート金属層を形成する過程を含み、１１１）ｎ
＋の自己整列されたソースおよびドレイン注入を実施す
る前にゲート電極のドレイン側上のチャンネル領域の一
部をマスキングし、そのためｎ＋注入されたソース・ド
レイン領域が、ゲート・ドレイン破壊電圧、ゲート・ド
レインキャパシタンス、ソースドレイン破壊電圧、およ
びゲートのドレイン側に隣接する高いドーピングレベル
を伴う出力抵抗への悪影響を伴わずに、最小の所望され
た寄生ソース抵抗を得るためゲート電極の両側において
非対称的であり、ｉｖ）熱安定耐火性ゲー）ＳＡＧＦＥ
Ｔのための高いゲート抵抗の欠点を克服し、一方大きな
整列公差を維持し、第２のゲート金属層を含むことによ
ってゲート抵抗を減少し、それが耐火性ゲート層より高
い導電性を有し、ｎ＋の自己整列されたソース／ドレイ
ン注入後に、好ましくは活性化アニール後に形成され、
従って活性化中筒１の（耐火性ゲート金属）との内部拡
散によって第２のゲート金属の導電性の低下を妨げる。
他の目的は、以下の電界効果トランジスタの製造方法に
よって達成される。即ち、ｉ）第１のチャンネル形成お
よびそこにイオン注入された第２のソース・ドレイン形
成を有する砒化ガリウム基板、およびソースおよびドレ
イン注入を自己整列させるため使用された高温抵抗金属
層を加熱する過程を含み、金属層が１乃至２０原子パー
セントのチタニウムを含み、さらにタングステンを含ん
でおり、金属層が基板上に付着され、基板のイオン注入
された領域をアニールし、注入されたイオンを活性化す
るのに充分な高さの）３度まで熱する過程を含み、１１
）窒化チタニウム−タングステン（Ｔ ｉ Ｗ Ｎ ｘ
）から層が構成され、金の導体とトランジスタのＧａ
Ａｓチャンネルとの間の拡散バリヤとして、及びショク
ツキ接合形成耐火性ゲートとして共に使用される前記基
板上のゲート金属層を形成する過程を含み、１１１）ｎ
＋の自己整列されたソースおよびドレイン注入を実施す
る前にゲート電極のドレイン側上のチャンネル領域の一
部をマスキングし、そのためｎ＋注入されたソース・ド
レイン領域が、ゲート・ドレイン破壊電圧、ゲート・ド
レインキャパシタンス、ソースドレイン破壊電圧、およ
びゲートのドレイン側に隣接する高いドーピングレベル
を伴う出力抵抗への悪影響を伴わずに、最小の所望され
た寄生ソース抵抗を得るためゲート電極の両側において
非対称的であり、ｉｖ）熱安定耐火性ゲー）ＳＡＧＦＥ
Ｔのための高いゲート抵抗の欠点を克服し、一方大きな
整列公差を維持し、第２のゲート金属層を含むことによ
ってゲート抵抗を減少し、それが耐火性ゲート層より高
い導電性を有し、ｎ＋の自己整列されたソース／ドレイ
ン注入後に、好ましくは活性化アニール後に形成され、
従って活性化中筒１の（耐火性ゲート金属）との内部拡
散によって第２のゲート金属の導電性の低下を妨げる。
ゲートマスクレベルの誤配列のための大きな公差はアニ
ールキャップの平坦化エツチングによって得られ、それ
は第１のゲート金属の頂部表面を露出するのに充分な長
さで続けられる。第１のゲート金属層の側部に隣接する
残りの対人材料は基板のＦＥＴチャンネル領域およびそ
の他の部分にわたって絶縁体として機能し、ＦＥＴ性能
低下を伴わずに第２のゲート金属層の著しい誤配列（±
０．５ミクロン）を許容する。耐火性ゲートにおける抵
抗を減少するためのこの技術改良の使用は実質的に自己
配列ＧａＡｓ装置の性能を増加し、方ＲＧ方法の基本的
な簡潔性を維持する。
ールキャップの平坦化エツチングによって得られ、それ
は第１のゲート金属の頂部表面を露出するのに充分な長
さで続けられる。第１のゲート金属層の側部に隣接する
残りの対人材料は基板のＦＥＴチャンネル領域およびそ
の他の部分にわたって絶縁体として機能し、ＦＥＴ性能
低下を伴わずに第２のゲート金属層の著しい誤配列（±
０．５ミクロン）を許容する。耐火性ゲートにおける抵
抗を減少するためのこの技術改良の使用は実質的に自己
配列ＧａＡｓ装置の性能を増加し、方ＲＧ方法の基本的
な簡潔性を維持する。
し実施例］
第１図は全体をｌＯで示された本発明に従う自己整列ゲ
ート電界効果トランジスタの構造を示す。
ート電界効果トランジスタの構造を示す。
半導体ウェハ１１の処理が説明され、第２図において始
まり、ここでは砒化ガリウム（ＧａＡｓ）基板１２は溶
媒中で初めに洗浄され、それから機械的スラリ研磨処理
の使用によってダメージを受けた基板１２の部分を除去
するためエツチングされる。
まり、ここでは砒化ガリウム（ＧａＡｓ）基板１２は溶
媒中で初めに洗浄され、それから機械的スラリ研磨処理
の使用によってダメージを受けた基板１２の部分を除去
するためエツチングされる。
基板表面のエツチングで少なくとも約５μｍ除去するこ
とによって、ダメージを受けた部分が除去され、改良さ
れた電気特性が生じる。基板からの物質の除去における
問題は、ビット、またはきめの粗い表面がある種のエツ
チング液によって生じることである。この問題を避ける
好ましいエツチング液は５：１：１の比率の硫酸と過酸
化水素と水（Ｈ２ＳＯ，１： Ｈ２０２： Ｈ２０）の
混合物であり、約３０”−４０℃の範囲の温度で使用さ
れる。このエツチング液はウェハ１１にダメージを与え
ずにウェハ１１の表面を滑らかなままにし、それはウェ
ハの別の処理において、特にフォトリソグラフィの実施
時に好ましい。
とによって、ダメージを受けた部分が除去され、改良さ
れた電気特性が生じる。基板からの物質の除去における
問題は、ビット、またはきめの粗い表面がある種のエツ
チング液によって生じることである。この問題を避ける
好ましいエツチング液は５：１：１の比率の硫酸と過酸
化水素と水（Ｈ２ＳＯ，１： Ｈ２０２： Ｈ２０）の
混合物であり、約３０”−４０℃の範囲の温度で使用さ
れる。このエツチング液はウェハ１１にダメージを与え
ずにウェハ１１の表面を滑らかなままにし、それはウェ
ハの別の処理において、特にフォトリソグラフィの実施
時に好ましい。
ＧａＡｓのための保護（パッシベイション）層として機
能する誘電体層１４は９００Å以下の適切な誘電体材料
によって基板！２の１表面上に形成さ゛れる。誘電体層
１４のための好ましい材料は窒化シリコン（ＳｉＮ）、
酸化窒化シリコン（Ｓ ｉ ＯＮ）および二酸化シリコ
ン（ＳｉＯ２）である。誘電体層１４の形成は、例えば
次の処理中にフォトレジスト残余物からそれを絶縁する
ことによって基板表面を保護する。しかしながら、誘電
体層１４は除去され、そのためイオン注入は、直接、露
出したＧａＡｓ表面、あるいはその上に形成された薄い
天然酸化物のみを有するＧａＡｓ表面へなされることも
できる。
能する誘電体層１４は９００Å以下の適切な誘電体材料
によって基板！２の１表面上に形成さ゛れる。誘電体層
１４のための好ましい材料は窒化シリコン（ＳｉＮ）、
酸化窒化シリコン（Ｓ ｉ ＯＮ）および二酸化シリコ
ン（ＳｉＯ２）である。誘電体層１４の形成は、例えば
次の処理中にフォトレジスト残余物からそれを絶縁する
ことによって基板表面を保護する。しかしながら、誘電
体層１４は除去され、そのためイオン注入は、直接、露
出したＧａＡｓ表面、あるいはその上に形成された薄い
天然酸化物のみを有するＧａＡｓ表面へなされることも
できる。
フォトレジスト層１６は誘電体層１４の表面１５上に形
成される。フォトレジスト層１６は整合用マーク１３の
ためパターン化され、それはマスクの整列、例えばこの
処理の終イつりに注入領域をパターン化するためウェハ
１１上の整列マークと整列させる。
成される。フォトレジスト層１６は整合用マーク１３の
ためパターン化され、それはマスクの整列、例えばこの
処理の終イつりに注入領域をパターン化するためウェハ
１１上の整列マークと整列させる。
整合用マーク１３のパターンは誘電体層１４内へエツチ
ングされ、それから下にあるＧａＡｓ基板１２内へエツ
チングされる。整合用マークのエツチング後、フォトレ
ジスト層１６が、好ましくは酸素プラズマによって除去
される。
ングされ、それから下にあるＧａＡｓ基板１２内へエツ
チングされる。整合用マークのエツチング後、フォトレ
ジスト層１６が、好ましくは酸素プラズマによって除去
される。
別のフォトレジスト層１８が第３ａ図において示される
ように表面１５上に形成される。フォトレジスト層１８
は誘電体層１４を経て下にあるＧａＡｓ基板１２内への
選択的なイオン注入のため１以上のウィンド■７を形成
するようにパターン化される。パターン化は任意の既知
の方法で実施される。一般的に、所望されたパターンを
有するフォトレジストマスクがフォトレジスト層１８上
に配置され、マスク上の整合用マークを基板１２上の整
合用マークと整列させる。フォトレジスト１８はマスク
を経て光にさらされ、それからマスクが除去される。溶
媒が加えられ、そのためレジストの露光部分は溶解され
て洗浄され、露光していないレジストは注入マスクとし
て機能するように残る。このフォトリソグラフィックパ
ターン化は別のフォトレジスト技術を使用して同様に実
施され得る。
ように表面１５上に形成される。フォトレジスト層１８
は誘電体層１４を経て下にあるＧａＡｓ基板１２内への
選択的なイオン注入のため１以上のウィンド■７を形成
するようにパターン化される。パターン化は任意の既知
の方法で実施される。一般的に、所望されたパターンを
有するフォトレジストマスクがフォトレジスト層１８上
に配置され、マスク上の整合用マークを基板１２上の整
合用マークと整列させる。フォトレジスト１８はマスク
を経て光にさらされ、それからマスクが除去される。溶
媒が加えられ、そのためレジストの露光部分は溶解され
て洗浄され、露光していないレジストは注入マスクとし
て機能するように残る。このフォトリソグラフィックパ
ターン化は別のフォトレジスト技術を使用して同様に実
施され得る。
イオン注入過程は任意の既知の方法で実施される。１つ
の方法において、ウェハ１１は真空室において支持され
、イオンのビームは一様にその上を通過し、ウィンド１
７を経てＧａＡｓ基板１２中へ注入される。注入された
領域は１９で示される。誘電体層１４の材料は好ましく
は無定形構造を有し、従って層１４を経て到達するイオ
ンの平面チャンネル効果を最小にする。もしもっと急峻
な注入プロファイルが所望されるなら、誘電体層１４は
除去されるかあるいは厚さ約３００人へ減少されても良
いか、それは誘電体被覆がフォトレジスト剥離中ＧａＡ
ｓを保護するのに非常に有効であり、この注入がＧａＡ
ｓ基板１２中へ直接（あるいは間接的な程度が少ない状
態で）なされるからである。注入が実施された後で、フ
ォトレジスト層１８は例えば酸素プラズマ中で除去され
る。
の方法において、ウェハ１１は真空室において支持され
、イオンのビームは一様にその上を通過し、ウィンド１
７を経てＧａＡｓ基板１２中へ注入される。注入された
領域は１９で示される。誘電体層１４の材料は好ましく
は無定形構造を有し、従って層１４を経て到達するイオ
ンの平面チャンネル効果を最小にする。もしもっと急峻
な注入プロファイルが所望されるなら、誘電体層１４は
除去されるかあるいは厚さ約３００人へ減少されても良
いか、それは誘電体被覆がフォトレジスト剥離中ＧａＡ
ｓを保護するのに非常に有効であり、この注入がＧａＡ
ｓ基板１２中へ直接（あるいは間接的な程度が少ない状
態で）なされるからである。注入が実施された後で、フ
ォトレジスト層１８は例えば酸素プラズマ中で除去され
る。
付加的選択的注入過程は誘電体層１４の頂部で別のフォ
トレジスト層（図示されていない）の形成によって実施
され、新しいウィンド領域を形成するためフォトレジス
ト層をパターン化し、新しいウィンド領域を経て所望さ
れたドーパント材料を誘電体層１４へおよびＧａＡｓ’
Ｍ板１２へ注入する。
トレジスト層（図示されていない）の形成によって実施
され、新しいウィンド領域を形成するためフォトレジス
ト層をパターン化し、新しいウィンド領域を経て所望さ
れたドーパント材料を誘電体層１４へおよびＧａＡｓ’
Ｍ板１２へ注入する。
付加的フォトレジストはその後除去される。従って、多
数の異なるタイプの能動および受動装置は、例えばエン
ファンスメントモードおよびデフレションモードＦＥＴ
、ダイオードおよび抵抗器は同じウェハ上に構成される
。これは、ＧａＡｓ基板において、異なる不純物および
／または不純物濃度を有する多重イオン注入領域の形成
によって可能にされる。
数の異なるタイプの能動および受動装置は、例えばエン
ファンスメントモードおよびデフレションモードＦＥＴ
、ダイオードおよび抵抗器は同じウェハ上に構成される
。これは、ＧａＡｓ基板において、異なる不純物および
／または不純物濃度を有する多重イオン注入領域の形成
によって可能にされる。
所望された選択注入過程の終了後、誘電体層１４は使用
された誘電体に対して適切な方法で除去される。５ｉ０
２に対しては、フッ化水素（ＨＦ）エツチングが適切で
ある。金属層２０はウェハ１１の注入表面を含む表面２
Ｂ上で形成される。金属層２０はチタニウム−タングス
テン（ＴｉＷ）から形成される。層２０の形成の１方法
は２０００人の深さまでのチタニウム−タングステンを
スパッタ付着させることによって達成される。既知の金
属層は原子比３０ ： ７０でチタニウムとタングステ
ンを含む。これは１０ＴＩｆＱパーセントのチタニウム
および９０重量パーセントのタングステンに等しい。
された誘電体に対して適切な方法で除去される。５ｉ０
２に対しては、フッ化水素（ＨＦ）エツチングが適切で
ある。金属層２０はウェハ１１の注入表面を含む表面２
Ｂ上で形成される。金属層２０はチタニウム−タングス
テン（ＴｉＷ）から形成される。層２０の形成の１方法
は２０００人の深さまでのチタニウム−タングステンを
スパッタ付着させることによって達成される。既知の金
属層は原子比３０ ： ７０でチタニウムとタングステ
ンを含む。これは１０ＴＩｆＱパーセントのチタニウム
および９０重量パーセントのタングステンに等しい。
この組成物のスパッタターゲットは元来シリコン゛１′
−導体工業の分野において、例えばアルミニウムとポリ
シリコンとの間のチタニウム−タングステン拡散バリア
層をスパッタ付告するため使用されている。これらのス
パッタターゲットが砒化ガリウム分野において温度安定
ショッツキ接触を形成するためチタニウム−タングステ
ンを付着するように使用されたとき、８００℃以上の温
度でのアニーリングがＴ ｉ Ｗ ： Ｇ ａ Ａ ｓ
ショッツキバリアの電気的特性の低下を引起こすことが
見出だされた。しかしながら、ｎ型ドーパントとしての
シリコンの活性効率は一般に８００℃以上の温度でのア
ニーリングを必要とする。それ故２つのアニーング過程
を実施することが必要とされ、一方は、ゲート形成の前
に、８３０−８５０℃の温度でチャンネル注入の最適な
活性化を達成することであり、第２はソースおよびドレ
イン最適化のため必要とされる多量のイオン注入後に、
このショッツキゲートの機能的低下を阻止するために７
５０−８００℃の低温で行われる。第２の低温アニーリ
ングは以下の理由のためソースおよびドレイン領域にお
いて注入活性化および電子移動度の最適なレベルを低下
させた。典型的に、シリコンはＧａＡｓのためのイオン
注入ドーパントとして使用される。シリコンは両性であ
り、従ってそれがガリウム側に接着するかそれとも砒素
側に接着するかによってｎ型およびｐ型ドーパントとし
て機能する。アニーリング時間および温度はシリコンが
主としてガリウム側に接着して電子ドナー（ｎ型）とし
て機能するかそれとも砒素側に接着し電子アクセプタ（
ｐ型）として機能するかを決定する。あるアニーリング
時間および温度積で、電子ドナーとなるシリコン原子の
割合いが最大にされる。これは、ｎ型ＧａＡｓ材料がよ
り高い電子移動度を有するので所望される状態である。
−導体工業の分野において、例えばアルミニウムとポリ
シリコンとの間のチタニウム−タングステン拡散バリア
層をスパッタ付告するため使用されている。これらのス
パッタターゲットが砒化ガリウム分野において温度安定
ショッツキ接触を形成するためチタニウム−タングステ
ンを付着するように使用されたとき、８００℃以上の温
度でのアニーリングがＴ ｉ Ｗ ： Ｇ ａ Ａ ｓ
ショッツキバリアの電気的特性の低下を引起こすことが
見出だされた。しかしながら、ｎ型ドーパントとしての
シリコンの活性効率は一般に８００℃以上の温度でのア
ニーリングを必要とする。それ故２つのアニーング過程
を実施することが必要とされ、一方は、ゲート形成の前
に、８３０−８５０℃の温度でチャンネル注入の最適な
活性化を達成することであり、第２はソースおよびドレ
イン最適化のため必要とされる多量のイオン注入後に、
このショッツキゲートの機能的低下を阻止するために７
５０−８００℃の低温で行われる。第２の低温アニーリ
ングは以下の理由のためソースおよびドレイン領域にお
いて注入活性化および電子移動度の最適なレベルを低下
させた。典型的に、シリコンはＧａＡｓのためのイオン
注入ドーパントとして使用される。シリコンは両性であ
り、従ってそれがガリウム側に接着するかそれとも砒素
側に接着するかによってｎ型およびｐ型ドーパントとし
て機能する。アニーリング時間および温度はシリコンが
主としてガリウム側に接着して電子ドナー（ｎ型）とし
て機能するかそれとも砒素側に接着し電子アクセプタ（
ｐ型）として機能するかを決定する。あるアニーリング
時間および温度積で、電子ドナーとなるシリコン原子の
割合いが最大にされる。これは、ｎ型ＧａＡｓ材料がよ
り高い電子移動度を有するので所望される状態である。
約８００℃と９５０℃の間の温度で約１０分乃至３０分
の時間であるような半導体分野において既知の最適なア
ニールスケジュールはｎ／ｐ型活型化性化加する。迅速
な熱アニーリングはまたＲＴＡアニールのための既知の
スケジュールに従って使用され、１０５０℃の温度およ
び１０秒の時間を含む。第１の適切なアニールに後続し
て、第２のアニールは最初に得られるｎ ／ ｐ活性化
比を低下する。従って、第２のアニールは低温、即ち８
００℃で１０分間行われ、それは最適条件（即ち８１０
℃で２０分間）以下である。従って、ソースおよびドレ
インｎ生活性化は最適化されない。
の時間であるような半導体分野において既知の最適なア
ニールスケジュールはｎ／ｐ型活型化性化加する。迅速
な熱アニーリングはまたＲＴＡアニールのための既知の
スケジュールに従って使用され、１０５０℃の温度およ
び１０秒の時間を含む。第１の適切なアニールに後続し
て、第２のアニールは最初に得られるｎ ／ ｐ活性化
比を低下する。従って、第２のアニールは低温、即ち８
００℃で１０分間行われ、それは最適条件（即ち８１０
℃で２０分間）以下である。従って、ソースおよびドレ
インｎ生活性化は最適化されない。
チャンネルのため、９０％の効率（ｎ／ｐ）が所望され
る。従って、必要とされる低温でのアニリングはｎ十領
域において注入活性化効率および電子移動度を最適な値
より小さくする。
る。従って、必要とされる低温でのアニリングはｎ十領
域において注入活性化効率および電子移動度を最適な値
より小さくする。
予期しないことであったが、付着層２０中の１乃至２０
原子パーセントのチタニウムと９９乃至８０原子パーセ
ントのタングステンの比率の混合物が熱安定性をこの層
へ与え、そのためそれがチタニウム−タングステン：砒
化ガリウムショッツキバリアの電気特性の低下を伴わず
に８００−９５０℃の間の温度での炉アニーリングに耐
えられることがわかった。好ましくは、アニーリングは
約８１０−８５０℃の範囲の温度で最適イオン注入活性
化を達成するため実施される。高温での金属層２０の熱
安定性のため、それはより高温での１回のアニーリング
過程のみを行うことを可能にし、両注入の最適活性化を
生じ、電子移動度を増加し、それ故寄生抵抗を減少し、
高い相互コンダクタンスを与える。単独の高温アニーリ
ング過程から生じる他の改良されたＦＥＴ特性は低いド
レイン・ソースバイアス電圧での装置の動作を含み、そ
れは同じ電力消費およびバイアスレベルに伴ってより高
いバイアス状態下で、あるいはより速い切換え時間での
動作に関して低い電力消費を生しる。混合物中のチタニ
ウムのパーセンテージにおける増加に伴って、熱安定性
は金属半導体インク−フェースでのＴｉＡｓ組成物形成
のため低下し。
原子パーセントのチタニウムと９９乃至８０原子パーセ
ントのタングステンの比率の混合物が熱安定性をこの層
へ与え、そのためそれがチタニウム−タングステン：砒
化ガリウムショッツキバリアの電気特性の低下を伴わず
に８００−９５０℃の間の温度での炉アニーリングに耐
えられることがわかった。好ましくは、アニーリングは
約８１０−８５０℃の範囲の温度で最適イオン注入活性
化を達成するため実施される。高温での金属層２０の熱
安定性のため、それはより高温での１回のアニーリング
過程のみを行うことを可能にし、両注入の最適活性化を
生じ、電子移動度を増加し、それ故寄生抵抗を減少し、
高い相互コンダクタンスを与える。単独の高温アニーリ
ング過程から生じる他の改良されたＦＥＴ特性は低いド
レイン・ソースバイアス電圧での装置の動作を含み、そ
れは同じ電力消費およびバイアスレベルに伴ってより高
いバイアス状態下で、あるいはより速い切換え時間での
動作に関して低い電力消費を生しる。混合物中のチタニ
ウムのパーセンテージにおける増加に伴って、熱安定性
は金属半導体インク−フェースでのＴｉＡｓ組成物形成
のため低下し。
始める。従って、減少されたチタニウムレベルに伴って
、高温処理中のＴｉＷの安定性は達成される。
、高温処理中のＴｉＷの安定性は達成される。
金属層中の減少された原子パーセントのチタニウムを経
る１方法はスパッタ条件を変えることＣ′ある。典型的
なスパッタリング処理において、ウェハ１１は真空室中
に配置され、３０ニア０（原子比）のＴｉＷターゲット
電極がＤＣまたはＲＦＨ路においてカソードとして使用
される。アルゴン気体は低圧で室中へ通され、ＴｉＷカ
ソードは電子衝撃を受け、ウェハ１１上にＴｉＷを放出
する。
る１方法はスパッタ条件を変えることＣ′ある。典型的
なスパッタリング処理において、ウェハ１１は真空室中
に配置され、３０ニア０（原子比）のＴｉＷターゲット
電極がＤＣまたはＲＦＨ路においてカソードとして使用
される。アルゴン気体は低圧で室中へ通され、ＴｉＷカ
ソードは電子衝撃を受け、ウェハ１１上にＴｉＷを放出
する。
ウェハ１１の室内部の圧力状態およびバイアスを含むあ
るスパッタ状態を変えることによって、チタニウムの原
子の比率は付着された層の改善された熱安定性を生じる
３０パーセントから減少される。
るスパッタ状態を変えることによって、チタニウムの原
子の比率は付着された層の改善された熱安定性を生じる
３０パーセントから減少される。
１０ｍトルの圧力およびターゲット電極より高い約２２
０Ｖのウェハバイアスにおいて、５−１０原子パーセン
トのＴｉがスパッタされた金属において得られる。基板
バイアスがなくてさえ、低圧、即ち１０ｍトルが維持さ
れ約２ＫＷのターゲット供給および０−１基板供給が行
われるときターゲット中におけるより低いＴ ｉ 含ａ
物によってゲートを形成することができることがわかっ
た。
０Ｖのウェハバイアスにおいて、５−１０原子パーセン
トのＴｉがスパッタされた金属において得られる。基板
バイアスがなくてさえ、低圧、即ち１０ｍトルが維持さ
れ約２ＫＷのターゲット供給および０−１基板供給が行
われるときターゲット中におけるより低いＴ ｉ 含ａ
物によってゲートを形成することができることがわかっ
た。
第３ｂ図および第４図を参照すると、ウェハ処理におけ
る次の過程はＴｉＷ層２層上０上う１つのマスキングレ
ベルの形成に伴って始まるゲート構造２４のパターン化
である。このマスキングレベルは以下の方法におけるリ
フトオフによって形成されパターン化された金属エツチ
ングマスク２２である。高解像度のポジチブのフォトレ
ジストまたは代わりに画像反転フォトレジストマスク２
１はＴｉＷ層２０の頂部に直接配置される。フす！・レ
ジストは、マスク２１が領域を定める開口を有するよう
にパターン化され、この領域では金属はエツチングマス
ク２２を形成するように維持される。エツチングマスク
２２のための金属は、フォトレジストの頂部表面が被覆
され、フォトレジストマスク中の開口が満たされるよう
な方法でボジチブのフォトレジストマスク上で蒸着され
る。蒸若後に、フォトレジストマスクは化学的にエツチ
ングして除去され、フォトレジスト上の金属２２′がリ
フトオフされる。ＴｉＷ層２層上０上っている金属２２
は金属エツチングマスク２２である。エツチングマスク
Ｑ２のための好ましい材料はニッケルおよびアルミニウ
ムであるが、しかしここに説明されるように金もまた使
用されても良い。
る次の過程はＴｉＷ層２層上０上う１つのマスキングレ
ベルの形成に伴って始まるゲート構造２４のパターン化
である。このマスキングレベルは以下の方法におけるリ
フトオフによって形成されパターン化された金属エツチ
ングマスク２２である。高解像度のポジチブのフォトレ
ジストまたは代わりに画像反転フォトレジストマスク２
１はＴｉＷ層２０の頂部に直接配置される。フす！・レ
ジストは、マスク２１が領域を定める開口を有するよう
にパターン化され、この領域では金属はエツチングマス
ク２２を形成するように維持される。エツチングマスク
２２のための金属は、フォトレジストの頂部表面が被覆
され、フォトレジストマスク中の開口が満たされるよう
な方法でボジチブのフォトレジストマスク上で蒸着され
る。蒸若後に、フォトレジストマスクは化学的にエツチ
ングして除去され、フォトレジスト上の金属２２′がリ
フトオフされる。ＴｉＷ層２層上０上っている金属２２
は金属エツチングマスク２２である。エツチングマスク
Ｑ２のための好ましい材料はニッケルおよびアルミニウ
ムであるが、しかしここに説明されるように金もまた使
用されても良い。
蒸着および°リフトオフによって金属エツチングマスク
を定めるための高解像度のポジチブのフォトレジストま
たは画像反転レジスト（ＩＲレジスト）の使用は現在使
用されているフォトレジストによるフォトレジストエツ
チングマスクの使用より１μｍ以下のゲート幅がかなり
容易に定められることを可能にする。ＩＲレジストは標
準のボジチブのレジストよりかなり良＜ＲＩＥに抵抗す
るが、金属エツチングマスクは更に良い。加えて、金属
エツチングマスク２２は以下に論議されるように優秀な
注入マスクとして機能する。フォトレジストが充分な解
像度およびマスキング特性を有することが認められると
いう事象において、このようなフォトレジストは上述さ
れた金属エツチングマスクに代わって都合良く使用され
ることができる。
を定めるための高解像度のポジチブのフォトレジストま
たは画像反転レジスト（ＩＲレジスト）の使用は現在使
用されているフォトレジストによるフォトレジストエツ
チングマスクの使用より１μｍ以下のゲート幅がかなり
容易に定められることを可能にする。ＩＲレジストは標
準のボジチブのレジストよりかなり良＜ＲＩＥに抵抗す
るが、金属エツチングマスクは更に良い。加えて、金属
エツチングマスク２２は以下に論議されるように優秀な
注入マスクとして機能する。フォトレジストが充分な解
像度およびマスキング特性を有することが認められると
いう事象において、このようなフォトレジストは上述さ
れた金属エツチングマスクに代わって都合良く使用され
ることができる。
ＴｉＷ層２０はそれからフッ素ベースのプラズマ中でエ
ツチングマスクとして金属マスク２２を使用して反応性
イオンエツチングされる。プラズマは金属エツチングマ
スク２２によって被覆されていない領域においてＴｉＷ
層２０をエツチングし、第４図に示されるようにＴ形構
造２４を形成するためマスクされた領域をアンダーカッ
トするように調節されることが望ましい。プラズマアン
ダーカット量はプラズマエツチングパラメータを変える
ことによって制御される。これは異方性プロファイルを
設定するため低圧で最初にエツチングし、それから等方
性エツチングを引起こしプラズマアンダーカットを達成
するように圧力を増加することによって達成される。そ
の代わり、ＲＩＥの単独過程は異方性モードにおいて開
始するようにされ、表面が清浄にされるときアンダーカ
ットのその速度を増加しデプレション空間がもはや存在
しないようにする。エツチングの終了は従来の光学端部
点検出装置における窒素原子吸収ラインの消失によって
検出される。
ツチングマスクとして金属マスク２２を使用して反応性
イオンエツチングされる。プラズマは金属エツチングマ
スク２２によって被覆されていない領域においてＴｉＷ
層２０をエツチングし、第４図に示されるようにＴ形構
造２４を形成するためマスクされた領域をアンダーカッ
トするように調節されることが望ましい。プラズマアン
ダーカット量はプラズマエツチングパラメータを変える
ことによって制御される。これは異方性プロファイルを
設定するため低圧で最初にエツチングし、それから等方
性エツチングを引起こしプラズマアンダーカットを達成
するように圧力を増加することによって達成される。そ
の代わり、ＲＩＥの単独過程は異方性モードにおいて開
始するようにされ、表面が清浄にされるときアンダーカ
ットのその速度を増加しデプレション空間がもはや存在
しないようにする。エツチングの終了は従来の光学端部
点検出装置における窒素原子吸収ラインの消失によって
検出される。
ケートパターン化に続いて、フォトレジストマスク２８
は第５図において示されるように自己整列イオン注入の
ための領域２９を定めるように表面２６上に形成される
。用語“自己整列”は、マスク２２がイオン注入に対す
るバリアとして機能し、基板において形成される強くド
ープされた領域の限界を定めるので使用される。ｎ型ド
ーピングが適切なショッツキ接触を形成するレベルでチ
ャンネルのため使用されるけれども、もっと高いレベル
のｎ型ドーピング（ｎ＋）がもっと高い導電性のソース
およびドレイン領域を形成しオーム接触を構成するため
のこの第２の過程から所望される。ｐおよびｐ生性入が
各々ショッツキ接触およびオーム接触のため使用される
こともできるけれども、ｎ型ドーピングが先に説明され
たようにＧａＡｓにおいてかなり迅速なキャリア伝送を
許容し、従って好ましい。
は第５図において示されるように自己整列イオン注入の
ための領域２９を定めるように表面２６上に形成される
。用語“自己整列”は、マスク２２がイオン注入に対す
るバリアとして機能し、基板において形成される強くド
ープされた領域の限界を定めるので使用される。ｎ型ド
ーピングが適切なショッツキ接触を形成するレベルでチ
ャンネルのため使用されるけれども、もっと高いレベル
のｎ型ドーピング（ｎ＋）がもっと高い導電性のソース
およびドレイン領域を形成しオーム接触を構成するため
のこの第２の過程から所望される。ｐおよびｐ生性入が
各々ショッツキ接触およびオーム接触のため使用される
こともできるけれども、ｎ型ドーピングが先に説明され
たようにＧａＡｓにおいてかなり迅速なキャリア伝送を
許容し、従って好ましい。
フォトレジストマスク２８はウェハ１１上にポジチブフ
ォトレジストの層を付着し、ｎ生性入が所望される領域
においてマスク（図示されていない）を経てフォトレジ
スト２８を露光することによって形成される。マスクお
よびフォトレジストの露光された部分は除去される。そ
れによって高濃度のイオン注入のためのウィンド２７が
ウェハ１１の表面２Ｇ上に形成される。金属エツチング
マスク２２はウィンド領域へ向けられるイオンのための
自己整列マスク構造として機能する。このイオンはＴ形
構造２４の両側で領域中に注入され、ゲート縁部と隣接
するｎ十領域との間の小さい横方向の分離によってマス
ク２２によるエツチング中アンダーカットの結果として
ゲート２０より広くされる。金属エツチングマスク２２
はゲートの幅より長いｎ生性入部と注入部との間隔の生
成を許容する。これは最適化されたＧａＡｓ ＳＡＧ
処理の望ましい特徴であり、それはこれら２つの寸法の
差の制御によってのみゲート キャパシタンスと破壊電
圧対寄生直列抵抗との間の妥協においてこの装置が最適
化されるからである。
ォトレジストの層を付着し、ｎ生性入が所望される領域
においてマスク（図示されていない）を経てフォトレジ
スト２８を露光することによって形成される。マスクお
よびフォトレジストの露光された部分は除去される。そ
れによって高濃度のイオン注入のためのウィンド２７が
ウェハ１１の表面２Ｇ上に形成される。金属エツチング
マスク２２はウィンド領域へ向けられるイオンのための
自己整列マスク構造として機能する。このイオンはＴ形
構造２４の両側で領域中に注入され、ゲート縁部と隣接
するｎ十領域との間の小さい横方向の分離によってマス
ク２２によるエツチング中アンダーカットの結果として
ゲート２０より広くされる。金属エツチングマスク２２
はゲートの幅より長いｎ生性入部と注入部との間隔の生
成を許容する。これは最適化されたＧａＡｓ ＳＡＧ
処理の望ましい特徴であり、それはこれら２つの寸法の
差の制御によってのみゲート キャパシタンスと破壊電
圧対寄生直列抵抗との間の妥協においてこの装置が最適
化されるからである。
ｎ生性入はエツチングマスク２２によってＴ形構造２４
の領域からマスクされ、隣接するｎ十領域からの各ゲー
ト縁部の分離がゲート金属のプラズマ アンダーカット
によって決定される。プラズマ アンダーカットはエツ
チング中ゲート キャパシタンスおよび直列抵抗の両方
に関してゲート４７．７造の最適化・を許容するのに充
分正確に制御される。フォトレジストマスク２８は０２
プラズマにおいて除去され、エツチングマスク２２は５
５℃の塩酸中で溶解され、それはまた残っているフォト
レジスト残余物を除去する。
の領域からマスクされ、隣接するｎ十領域からの各ゲー
ト縁部の分離がゲート金属のプラズマ アンダーカット
によって決定される。プラズマ アンダーカットはエツ
チング中ゲート キャパシタンスおよび直列抵抗の両方
に関してゲート４７．７造の最適化・を許容するのに充
分正確に制御される。フォトレジストマスク２８は０２
プラズマにおいて除去され、エツチングマスク２２は５
５℃の塩酸中で溶解され、それはまた残っているフォト
レジスト残余物を除去する。
ウェハはそれから約５０００Å以下の誘電体封入材料３
０によって被覆され、約８１０℃で約２０分間アニール
される。対人材料３０はＧａＡｓウェハ１１が分解しな
いように保護するが、それは砒素が高いアニーリング温
度で蒸発するからである。
０によって被覆され、約８１０℃で約２０分間アニール
される。対人材料３０はＧａＡｓウェハ１１が分解しな
いように保護するが、それは砒素が高いアニーリング温
度で蒸発するからである。
ＴｉＷ素子の原子比によって層２０が非常に高い熱安定
性を有することが可能になるので、チャンネルおよびソ
ース・ドレインｎ十注入の両方のためただ１回のアニー
リング過程のみが必要とされる。
性を有することが可能になるので、チャンネルおよびソ
ース・ドレインｎ十注入の両方のためただ１回のアニー
リング過程のみが必要とされる。
上述されたように、これは、各注入の最適なｎ／ｐ活性
化、従って高い電気移動度、減少された寄生抵抗、およ
び特定の装置特性が得られることを許容する。それはま
た１個のアニーリング炉および２つの別々のアニーリン
グ処理の必要性を排除し、それによって製造時間および
費用を減少する。
化、従って高い電気移動度、減少された寄生抵抗、およ
び特定の装置特性が得られることを許容する。それはま
た１個のアニーリング炉および２つの別々のアニーリン
グ処理の必要性を排除し、それによって製造時間および
費用を減少する。
誘７ヒ体封入ヰ」料３０は二酸化シリコン（Ｓｉ０２）
、ｕ化シリコン（ＳｉＮ）、ポリイミドまたは酸化”Ｍ
化シリコン（Ｓ ｉ ＯＮ）であって良い。これらの誘
電体のＣＶＤまたはプラズマ付着（ＰＥＣＶＤ）等によ
る付着は、フォトレジストで行われているような回転し
て付着されるポリイミドを除いて好ましい。
、ｕ化シリコン（ＳｉＮ）、ポリイミドまたは酸化”Ｍ
化シリコン（Ｓ ｉ ＯＮ）であって良い。これらの誘
電体のＣＶＤまたはプラズマ付着（ＰＥＣＶＤ）等によ
る付着は、フォトレジストで行われているような回転し
て付着されるポリイミドを除いて好ましい。
次の過程は表面２ｃ上のオームコンタクト３２の形成で
ある。これは多数の方法で達成される。１方法において
、アニーリング対人材料３０はフッ化水素酸中で除去さ
れ、コンタクト３２は蒸着およびリフトオフによって形
成される。リフトオフ過程はエツチングマスク２２の形
成に関して前記したものと同様の方法で実施される。
ある。これは多数の方法で達成される。１方法において
、アニーリング対人材料３０はフッ化水素酸中で除去さ
れ、コンタクト３２は蒸着およびリフトオフによって形
成される。リフトオフ過程はエツチングマスク２２の形
成に関して前記したものと同様の方法で実施される。
第６図に示される第２の好ましい方法においてアニーリ
ング対人材料３０はウェハ１１上に適切に残され、埋め
込まれたコンタクト３２は表面２６への対人材料によっ
てオームコンタクトパターンをプラズマエツチングする
ことによって形成され、それからエツチングされたパタ
ーンへ金属を蒸着させパターンをリフトオフする。再び
、通常のリフトオフ手続がこの過程のため使用されても
良い。
ング対人材料３０はウェハ１１上に適切に残され、埋め
込まれたコンタクト３２は表面２６への対人材料によっ
てオームコンタクトパターンをプラズマエツチングする
ことによって形成され、それからエツチングされたパタ
ーンへ金属を蒸着させパターンをリフトオフする。再び
、通常のリフトオフ手続がこの過程のため使用されても
良い。
接触３２のための好ましい材料は１５０人のニッケル、
次１こ２００人のゲルマニウム、それから２０００人の
金の積層構造であるが、しかしニッケルで覆われた金−
ゲルマニウム組成物の第１ｍ層もまた適している。封入
祠料の除去を使用する方法は処理の観点からはより簡単
であるけれども、第２の方法は対人材料のほとんどを維
持し、更に完全なゲートパッシベイションを行うことが
できる利点を有し、装置の信頼性を大きくする。いずれ
かのアプローチによって、コンタクト３２の材料は蒸着
よりむしろスパッタリングによって付着され、より良い
本質的な表面ｔｈ浄化および再生可能な接触特性を示す
。
次１こ２００人のゲルマニウム、それから２０００人の
金の積層構造であるが、しかしニッケルで覆われた金−
ゲルマニウム組成物の第１ｍ層もまた適している。封入
祠料の除去を使用する方法は処理の観点からはより簡単
であるけれども、第２の方法は対人材料のほとんどを維
持し、更に完全なゲートパッシベイションを行うことが
できる利点を有し、装置の信頼性を大きくする。いずれ
かのアプローチによって、コンタクト３２の材料は蒸着
よりむしろスパッタリングによって付着され、より良い
本質的な表面ｔｈ浄化および再生可能な接触特性を示す
。
いずれかの場合において、コンタクト３２は好ましくは
石英−ハロゲン タングステン ランプによって約３８
０℃へ迅速に加熱され１０乃至３０秒間この温度を維持
することによって、ＧａＡｓ表面２６へ合金される。
石英−ハロゲン タングステン ランプによって約３８
０℃へ迅速に加熱され１０乃至３０秒間この温度を維持
することによって、ＧａＡｓ表面２６へ合金される。
第７図を２照すると、オームコンタクト３２が合金され
た後で、第１のレベルの導電性相互接続金属３４は表面
１５上に形成され、リフトオフ処理によってパターン化
される。この金属層３４はオームコンタクト３２を被覆
し、選択されたゲートの端部で選択されたゲートパッド
への接続をなす。第１５図はゲートの各端部にゲートパ
ッド７１を有する蛇行ゲート２０を示す。ＴｉＷゲート
金属は、その高い比抵抗のため回路相互接続にとって有
効ではなく、２導電層３４はこのために機能する。層３
４のために好ましい材料はチタニウム−金、チタニウム
−パラジウム−金あるいはチタニウム−プラチナ−金の
いずれかである。
た後で、第１のレベルの導電性相互接続金属３４は表面
１５上に形成され、リフトオフ処理によってパターン化
される。この金属層３４はオームコンタクト３２を被覆
し、選択されたゲートの端部で選択されたゲートパッド
への接続をなす。第１５図はゲートの各端部にゲートパ
ッド７１を有する蛇行ゲート２０を示す。ＴｉＷゲート
金属は、その高い比抵抗のため回路相互接続にとって有
効ではなく、２導電層３４はこのために機能する。層３
４のために好ましい材料はチタニウム−金、チタニウム
−パラジウム−金あるいはチタニウム−プラチナ−金の
いずれかである。
付加的レベルの相互接続（図示されていない）は内部層
誘電体３６によって構造を被覆することによって適合さ
れ、内部層接続位置で誘電体３６を経てパターン化され
たフォトレジスト層４０を設け、孔３８をエツチングす
る。相互接続３５の次のレベルは第１図において示され
る。後に説明さるように、この多重レベル金属構造は多
数の選択的処理選択において都合良く平坦にされる。
誘電体３６によって構造を被覆することによって適合さ
れ、内部層接続位置で誘電体３６を経てパターン化され
たフォトレジスト層４０を設け、孔３８をエツチングす
る。相互接続３５の次のレベルは第１図において示され
る。後に説明さるように、この多重レベル金属構造は多
数の選択的処理選択において都合良く平坦にされる。
第８図を参照すると、本発明のもう１つの観点に従った
１］己整列電界効果トランジスタの製造方法における第
１の過程が示されている。本質的に、基板１２が使用さ
れる。基板１２は砒化ガリウム（Ｇ ａ Ａ ｓ ）で
あって良（、一般に、最初に適当な溶媒中で洗浄され、
それから機械的スラリ研磨処理の使用によってダメージ
を受けた基板の部分を除去するためエツチングされる。
１］己整列電界効果トランジスタの製造方法における第
１の過程が示されている。本質的に、基板１２が使用さ
れる。基板１２は砒化ガリウム（Ｇ ａ Ａ ｓ ）で
あって良（、一般に、最初に適当な溶媒中で洗浄され、
それから機械的スラリ研磨処理の使用によってダメージ
を受けた基板の部分を除去するためエツチングされる。
基板を処理する技術が良く知られている。示されるよう
に、基板１２は砒化ガリウムであっても良いが任意の適
切な半導体材料もまた使用される。基板１２の処理後、
チャンネルが通常の技術に従って構成されているＦＥＴ
装置のための能動チャンネル領域１９を形成する。能動
チャンネル領域Ｉ９の形成は基板上のエピタキシャル層
生長によって達成され、それはそれから構成される装置
領域の電気的分離が行われる。
に、基板１２は砒化ガリウムであっても良いが任意の適
切な半導体材料もまた使用される。基板１２の処理後、
チャンネルが通常の技術に従って構成されているＦＥＴ
装置のための能動チャンネル領域１９を形成する。能動
チャンネル領域Ｉ９の形成は基板上のエピタキシャル層
生長によって達成され、それはそれから構成される装置
領域の電気的分離が行われる。
その代わり、半導体の所望された領域中の適切なドーパ
ントを利用することによって選択的イオン注入を使用で
きる。全表面はそれから適切な金属の薄い層２０によっ
て被覆されるが、それは炉アニールのための７５０’乃
至８５０℃の範囲で、またそのショッツキバリア特性の
低下を伴わない迅速な熱処理に対しては約１０５０℃ま
での高温でのアニーリングに耐えるのに充分な熱安定性
を宵する。
ントを利用することによって選択的イオン注入を使用で
きる。全表面はそれから適切な金属の薄い層２０によっ
て被覆されるが、それは炉アニールのための７５０’乃
至８５０℃の範囲で、またそのショッツキバリア特性の
低下を伴わない迅速な熱処理に対しては約１０５０℃ま
での高温でのアニーリングに耐えるのに充分な熱安定性
を宵する。
第８図かられかるように、金属層２０は第１のレベルの
ゲート金属である。この目的に適切なショッツキゲート
金属２００例は窒化チタニウム−タングステン、窒化タ
ングステンおよびケイ化タングステンである。しかしな
がら、記述されるアニーング過程を使用できる任意の金
属が使用できることが理解される。本質的に、第８図は
上述された過程の終了後の装置の横断面図を示す。
ゲート金属である。この目的に適切なショッツキゲート
金属２００例は窒化チタニウム−タングステン、窒化タ
ングステンおよびケイ化タングステンである。しかしな
がら、記述されるアニーング過程を使用できる任意の金
属が使用できることが理解される。本質的に、第８図は
上述された過程の終了後の装置の横断面図を示す。
第９ａ図、第９ｂ図を参照すると、この方法における第
２の過程が示されており、同様の参照符号が対応する部
分を示す。第９ａ図において、第１のレベルのゲート金
属層２０はこの装置のだめのゲート電極構造（やはり２
０で示されている）へパターン化される。好ましい技術
は先に説明された通常の蒸着およびリフトオフのような
方法によって金属エツチングマスク２２を定めることで
ある。
２の過程が示されており、同様の参照符号が対応する部
分を示す。第９ａ図において、第１のレベルのゲート金
属層２０はこの装置のだめのゲート電極構造（やはり２
０で示されている）へパターン化される。好ましい技術
は先に説明された通常の蒸着およびリフトオフのような
方法によって金属エツチングマスク２２を定めることで
ある。
全体を符号２２で示されている金属エツチングマスクは
ニッケルから成るけれども、しかしアルミニウムおよび
金もまたこの目的のためには適している。いずれにして
も、エツチングマスク２２が形成された後で、余分のゲ
ート金属はプラズマまたは反応性イオンエツチングによ
って除去され、従って第９ａ図に示されるように、エツ
チングマスク２２によってマスクされるゲート金属２０
を残す。
ニッケルから成るけれども、しかしアルミニウムおよび
金もまたこの目的のためには適している。いずれにして
も、エツチングマスク２２が形成された後で、余分のゲ
ート金属はプラズマまたは反応性イオンエツチングによ
って除去され、従って第９ａ図に示されるように、エツ
チングマスク２２によってマスクされるゲート金属２０
を残す。
第３の過程ＲＩＥ動作は耐火性金属膜内へ工・ソチング
マスクパターンを伝達するように実施される。このエツ
チング処理の顕著な特徴は再現可能な寸法のその自己制
限アンダーカットである。この動作は以下の通りである
。
マスクパターンを伝達するように実施される。このエツ
チング処理の顕著な特徴は再現可能な寸法のその自己制
限アンダーカットである。この動作は以下の通りである
。
１）低圧および高電力の状態下の
簡Ｉｌｌなアルゴンエツチング
２０ｍｔ−ル、０．４Ｗ／ｃ＋ｎ２
２）ウェハのマスクされていない領域からの耐火性金属
を除去するための媒体圧力 および充分長い電力のＣＦ 、、エツチング４０ｍトル
、０．２ Ｗ ／ ｃｍ” ３）所望されるアンダーカットを生成するための高圧お
よび低電力でのＣＦ４ 二〇２Ｈｅ（４０：１０：５
０分圧）エツチング ２００ｍ）ル、０．０８Ｗ ／ Ｃｍ２ウエハは大気に
さらされないのが好ましく、連続エツチング過程間の真
空に維持される。
を除去するための媒体圧力 および充分長い電力のＣＦ 、、エツチング４０ｍトル
、０．２ Ｗ ／ ｃｍ” ３）所望されるアンダーカットを生成するための高圧お
よび低電力でのＣＦ４ 二〇２Ｈｅ（４０：１０：５
０分圧）エツチング ２００ｍ）ル、０．０８Ｗ ／ Ｃｍ２ウエハは大気に
さらされないのが好ましく、連続エツチング過程間の真
空に維持される。
第１の過程において、ウェハはエネルギッシュなアルゴ
ンイオン衝撃によってスパッタ洗浄される。この過程の
期間は２０ｎｍの耐火性金属を除去するのに必要なもの
として決定される。これは２つの利点ををする。第１に
耐火性金属との密接した接触におけるエツチングマスク
金属の非常に薄い膜が全てのエツチングマスクの造作を
取巻いている。このような薄い膜は非理想的リフトオフ
パターン化処理の結果である。それらは視覚的検査によ
って観察できない程薄く、しかもＲＩＥ方法における有
効なエツチングマスクとして機能するのに充分な厚さで
ある。それ故、それらはＴゲートのアンダーカット寸法
における変化性の観察できないソースを与える。第１の
過程はこの望ましくない金属を除去する。第２に、耐火
性金属の表面上の汚染物または酸化物の存在は膜のエツ
チングを最初に抑制し、エツチングのための導入時間を
生じる。スパッタエツチングは耐火性金属表面を洗浄し
、それによってエツチング導入時間を最小にし、続＜Ｒ
ＩＥ過程の開始のため更に一様の表面を生じる。
ンイオン衝撃によってスパッタ洗浄される。この過程の
期間は２０ｎｍの耐火性金属を除去するのに必要なもの
として決定される。これは２つの利点ををする。第１に
耐火性金属との密接した接触におけるエツチングマスク
金属の非常に薄い膜が全てのエツチングマスクの造作を
取巻いている。このような薄い膜は非理想的リフトオフ
パターン化処理の結果である。それらは視覚的検査によ
って観察できない程薄く、しかもＲＩＥ方法における有
効なエツチングマスクとして機能するのに充分な厚さで
ある。それ故、それらはＴゲートのアンダーカット寸法
における変化性の観察できないソースを与える。第１の
過程はこの望ましくない金属を除去する。第２に、耐火
性金属の表面上の汚染物または酸化物の存在は膜のエツ
チングを最初に抑制し、エツチングのための導入時間を
生じる。スパッタエツチングは耐火性金属表面を洗浄し
、それによってエツチング導入時間を最小にし、続＜Ｒ
ＩＥ過程の開始のため更に一様の表面を生じる。
第２の過程の状態はエツチングされた耐火性金属におけ
る異方性プロファイルを生じるように選択されるが顕著
なアンダーカットはない。この過程は、第９ａ図におい
て示されるように、下にある耐火性金属膜においてエツ
チングマスク寸法を単に再生するものである。この処理
過程は、結果がマスクの僅かなアンダーカットであるの
で過度のエツチング時間の公差であることが注目される
。
る異方性プロファイルを生じるように選択されるが顕著
なアンダーカットはない。この過程は、第９ａ図におい
て示されるように、下にある耐火性金属膜においてエツ
チングマスク寸法を単に再生するものである。この処理
過程は、結果がマスクの僅かなアンダーカットであるの
で過度のエツチング時間の公差であることが注目される
。
しかし、エツチングの異方性のため、これはそれほど重
要ではない。光学端部点検出は、ＧａＡｓ表面が露出し
た耐火性金属から明瞭にされたときを決定するために通
常使用された。
要ではない。光学端部点検出は、ＧａＡｓ表面が露出し
た耐火性金属から明瞭にされたときを決定するために通
常使用された。
第３の過程は再生可能な量までエツチングマスクをアン
ダーカットする自己制限エツチングである。エツチング
パラメータは特定の適用のためのアンダーカット寸法に
合うように調節される。上述されたエツチング状態のた
め、および約２０００人の厚さを有する耐火層２０と約
１．４マイクロメータの幅を有するエツチングマスク２
２のため、工・ソチングマスク２２の自己制限アンダー
カットはゲートの両側で約０．４マイクロメータである
。従って、０．５μｍのゲートの長さが生じる。もしエ
ツチングマスクの寸法が変えられるなら、それは結果と
して生じるゲート寸法であり、０．４μｍのアンダカッ
トは依然として提供されるからである。もう１つの例に
おいては、第２のエツチング過程は上記例におけるより
多少長くオーバーエツチングすることを許容されるが、
エツチングマスクのアダーカットが約０，３マイクロメ
ータであることがわかった。従って、エツチング方法の
１観点の変化は自己制限されたアンダーカットの大きさ
を変えることができることがわかる。ヘリウムはアルゴ
ンより長い平均自由行程のため不活性ガスとして選択さ
れた。その他の不活性ガスも使用されることが可能であ
ると思われる。
ダーカットする自己制限エツチングである。エツチング
パラメータは特定の適用のためのアンダーカット寸法に
合うように調節される。上述されたエツチング状態のた
め、および約２０００人の厚さを有する耐火層２０と約
１．４マイクロメータの幅を有するエツチングマスク２
２のため、工・ソチングマスク２２の自己制限アンダー
カットはゲートの両側で約０．４マイクロメータである
。従って、０．５μｍのゲートの長さが生じる。もしエ
ツチングマスクの寸法が変えられるなら、それは結果と
して生じるゲート寸法であり、０．４μｍのアンダカッ
トは依然として提供されるからである。もう１つの例に
おいては、第２のエツチング過程は上記例におけるより
多少長くオーバーエツチングすることを許容されるが、
エツチングマスクのアダーカットが約０，３マイクロメ
ータであることがわかった。従って、エツチング方法の
１観点の変化は自己制限されたアンダーカットの大きさ
を変えることができることがわかる。ヘリウムはアルゴ
ンより長い平均自由行程のため不活性ガスとして選択さ
れた。その他の不活性ガスも使用されることが可能であ
ると思われる。
この３つの過程はゲート２０がテーパー状の形をＨする
ようにし、そのゲートの長さはマスク２２とのゲート交
差の長さより短い。このテーパーの原因はあまりよく知
られていないけれども、マスクの寸法より短い再生可能
なゲートの長さが得られることが確認された。マスクへ
の接着力がゲートの頂部でより大きな領域によって強め
られるので、このテーパー状のゲートプロファイルを有
することはａ利である。もし残っている領域が小さすぎ
るなら、マスクは剥離する。また、与えられたゲートの
長さのため、テーパープロファイルはより大きな断面と
、従ってより低い抵抗を与える。
ようにし、そのゲートの長さはマスク２２とのゲート交
差の長さより短い。このテーパーの原因はあまりよく知
られていないけれども、マスクの寸法より短い再生可能
なゲートの長さが得られることが確認された。マスクへ
の接着力がゲートの頂部でより大きな領域によって強め
られるので、このテーパー状のゲートプロファイルを有
することはａ利である。もし残っている領域が小さすぎ
るなら、マスクは剥離する。また、与えられたゲートの
長さのため、テーパープロファイルはより大きな断面と
、従ってより低い抵抗を与える。
Ｔゲート形成後、選択的自己整列ｎ＋イオン注入は、低
抵抗ソースおよびドレインコンタクトのため半導体ウェ
ハ中に高導電領域を生成するように実行される。Ｔゲー
トは自己整列注入マスク（エツチングマスク２２）を含
むが、一方パターン化されたフォトレジストマスク２８
は装置の分離を行う。第１Ｏ図を参照すると、この方法
における別の過程が示されている。ゲート金属を選択的
にエツチングしプラズマあるいは反応性イオンエツチン
グによって過剰の金属を除去した後で、ウェハはフォト
レジスト層２８によって被覆され、装置の両方の半分の
上のフォトレジスト中に開口を含む注入ウィンド２７ａ
、 ２７ｂを定めるため従来の技術に従ってパターン
化される。適切なドーパントイオンはそれから開口の領
域中の半導体内へ注入され、従って非対称的な装置構造
を形成する。説明された状況において、ｎ型チャンネル
１９は、ゲートがそのソース側の口＋領域４１へ隣接し
ているようにｎ十領域４１．４３を形成するため第２の
ｎ型注入によって注入されるが、しかしドレイン側の任
意の距離“ｄ″だけｎ十領域４３から離される。この間
隔“ｄ”のための好ましい距離は約１μｍであるが、し
かし０．５μｍまで小さくしてゲート・ドレイン電極距
離と同じにすることもできる。本質的に、好ましいドー
パントイオンはシリコンであるが、任意のｎ型ドーパン
トイオンが使用されても良い。第１０図かられかるよう
に、ＦＥＴ装置のソースおよびドレイン領域をそれぞれ
構成する領域４１および４３はドーパントイオンによっ
て強くドープされ、ｎ十領域であり、チャンネルに比較
して高い４電性を示す。
抵抗ソースおよびドレインコンタクトのため半導体ウェ
ハ中に高導電領域を生成するように実行される。Ｔゲー
トは自己整列注入マスク（エツチングマスク２２）を含
むが、一方パターン化されたフォトレジストマスク２８
は装置の分離を行う。第１Ｏ図を参照すると、この方法
における別の過程が示されている。ゲート金属を選択的
にエツチングしプラズマあるいは反応性イオンエツチン
グによって過剰の金属を除去した後で、ウェハはフォト
レジスト層２８によって被覆され、装置の両方の半分の
上のフォトレジスト中に開口を含む注入ウィンド２７ａ
、 ２７ｂを定めるため従来の技術に従ってパターン
化される。適切なドーパントイオンはそれから開口の領
域中の半導体内へ注入され、従って非対称的な装置構造
を形成する。説明された状況において、ｎ型チャンネル
１９は、ゲートがそのソース側の口＋領域４１へ隣接し
ているようにｎ十領域４１．４３を形成するため第２の
ｎ型注入によって注入されるが、しかしドレイン側の任
意の距離“ｄ″だけｎ十領域４３から離される。この間
隔“ｄ”のための好ましい距離は約１μｍであるが、し
かし０．５μｍまで小さくしてゲート・ドレイン電極距
離と同じにすることもできる。本質的に、好ましいドー
パントイオンはシリコンであるが、任意のｎ型ドーパン
トイオンが使用されても良い。第１０図かられかるよう
に、ＦＥＴ装置のソースおよびドレイン領域をそれぞれ
構成する領域４１および４３はドーパントイオンによっ
て強くドープされ、ｎ十領域であり、チャンネルに比較
して高い４電性を示す。
第１１ａ図はこの方法における次の過程を示す。
第１１ａ図において、エツチングマスク材料２２は除去
され、２０のような第１のレベルのゲート金属領域が維
持される。やはり対応する符号は同様の部分を示す。第
１のレベルのゲート金属エツチングマスク２２の除去後
、ウェハがゲート電極構造２０を被覆するような方法で
適切な誘電体材料５１によって封入される。誘電体材料
５１の厚さはゲート電極の厚さ以上であることが望まし
い。好ましい対人材料は酸化窒化シリコン（Ｓ ｉ Ｏ
Ｎ）であるが、しかし二酸化シリコンおよび窒化シリコ
ンもまたこの目的のため適している。
され、２０のような第１のレベルのゲート金属領域が維
持される。やはり対応する符号は同様の部分を示す。第
１のレベルのゲート金属エツチングマスク２２の除去後
、ウェハがゲート電極構造２０を被覆するような方法で
適切な誘電体材料５１によって封入される。誘電体材料
５１の厚さはゲート電極の厚さ以上であることが望まし
い。好ましい対人材料は酸化窒化シリコン（Ｓ ｉ Ｏ
Ｎ）であるが、しかし二酸化シリコンおよび窒化シリコ
ンもまたこの目的のため適している。
この方法においてこの点で、複雑な回路の再現性を非常
に改善する処理を選択することが可能である。ＥＦＥＴ
およびＤＦＥＴは単独回路において所望されるので、両
方のタイプの装置の特性のための処理を最適化できるこ
とは重要である。
に改善する処理を選択することが可能である。ＥＦＥＴ
およびＤＦＥＴは単独回路において所望されるので、両
方のタイプの装置の特性のための処理を最適化できるこ
とは重要である。
アニールキャップとしてのみでなく注入マスクとしても
適切な誘電体対人材料５１の使用によって、付加的な自
己整列注入を行うことが可能である。第１１ａ図は５ｉ
ＯＮである対人材料５１を示す。
適切な誘電体対人材料５１の使用によって、付加的な自
己整列注入を行うことが可能である。第１１ａ図は５ｉ
ＯＮである対人材料５１を示す。
５ｉＯＮ層５１を使用することによって適切な自己整列
注入を得るため、層の厚さが、層５１が水平平面上にあ
るようなそれらの位置に沿って選択された注入エネルギ
でイオン注入をマスクしないことを確かにすることが必
要である。しかしながら、その層５１がゲート２０の側
部壁６１のような垂直側部壁に隣接している場所では、
層５１の垂直な厚さはゲートの高さのみでなく層の厚さ
にもまた依存している。従って、垂直注入はゲートに隣
接するチャンネルの部分からマスクされた状態で、前に
ｎ＋注入された領域４Ｌ ４３と残っているチャンネル
領域１９との間の中間領域６Ｂ、 Ｈでチャンネル内へ
注入される。
注入を得るため、層の厚さが、層５１が水平平面上にあ
るようなそれらの位置に沿って選択された注入エネルギ
でイオン注入をマスクしないことを確かにすることが必
要である。しかしながら、その層５１がゲート２０の側
部壁６１のような垂直側部壁に隣接している場所では、
層５１の垂直な厚さはゲートの高さのみでなく層の厚さ
にもまた依存している。従って、垂直注入はゲートに隣
接するチャンネルの部分からマスクされた状態で、前に
ｎ＋注入された領域４Ｌ ４３と残っているチャンネル
領域１９との間の中間領域６Ｂ、 Ｈでチャンネル内へ
注入される。
この結果を得るため、対人材料５１は垂直平面１のその
水平の厚さとほぼ同じである水平表面上の垂直な厚さを
有するように適合して与えられる。
水平の厚さとほぼ同じである水平表面上の垂直な厚さを
有するように適合して与えられる。
Ｓ ｉＯＮ、Ｓ ｉ３ Ｎ４および５ｉ０２は適合して
供給され、水平および垂直表面の両方の上の・Ｅれらの
厚さはほぼ同じである。例として５ｉＯＮを使用すると
、約１００ ｎｍの厚さの適合層５１は第１、１ ａ図
に示されようにプラズマ増加化学蒸気付着によって与え
られる。これは水平表面上に１００ｎｒａの５ｉＯＮの
垂直の厚さを生じ、ゲートに隣接する５ｉＯＮの１１０
０ｎの幅のスペーサはゲートの高さ（２００ｎｍ）プラ
ス５ｉＯＮ層の１００ｎｉの垂直な高さ（厚さ）を有す
る。従って、垂直に測定された約３００ ｒｖの５ｉＯ
Ｎはゲートに隣接して与えられる。このスペーサはイオ
ン注入過程にわたって垂直イオン貫通を実質的に妨げる
。ここで、注入エネルギは約１００Ｋｅｙであるように
選択され、注入されたイオンはシリコンである。
供給され、水平および垂直表面の両方の上の・Ｅれらの
厚さはほぼ同じである。例として５ｉＯＮを使用すると
、約１００ ｎｍの厚さの適合層５１は第１、１ ａ図
に示されようにプラズマ増加化学蒸気付着によって与え
られる。これは水平表面上に１００ｎｒａの５ｉＯＮの
垂直の厚さを生じ、ゲートに隣接する５ｉＯＮの１１０
０ｎの幅のスペーサはゲートの高さ（２００ｎｍ）プラ
ス５ｉＯＮ層の１００ｎｉの垂直な高さ（厚さ）を有す
る。従って、垂直に測定された約３００ ｒｖの５ｉＯ
Ｎはゲートに隣接して与えられる。このスペーサはイオ
ン注入過程にわたって垂直イオン貫通を実質的に妨げる
。ここで、注入エネルギは約１００Ｋｅｙであるように
選択され、注入されたイオンはシリコンである。
変化領域はゲートから横に離されている。注入マスクと
しての側部壁の使用は短いチャンネル効果を避けること
において別の利点を与える。短いチャンネル効果は、変
化領域がゲート金属を接触する場合に生じる。もしアン
ダーカットが０，４μｍであるなら、ＥＦＥＴが動作す
るならソースとゲートの間の寸法が０．３マイクロメ一
タ以上では一般に機能的ではないので、変化領域を使用
することは絶対的である。変化領域からゲートまでの望
ましい距離は０．１ａｍ以下であるが、短いチャンネル
効果を避けるため、変化領域はゲートから横に離される
。
しての側部壁の使用は短いチャンネル効果を避けること
において別の利点を与える。短いチャンネル効果は、変
化領域がゲート金属を接触する場合に生じる。もしアン
ダーカットが０，４μｍであるなら、ＥＦＥＴが動作す
るならソースとゲートの間の寸法が０．３マイクロメ一
タ以上では一般に機能的ではないので、変化領域を使用
することは絶対的である。変化領域からゲートまでの望
ましい距離は０．１ａｍ以下であるが、短いチャンネル
効果を避けるため、変化領域はゲートから横に離される
。
第１１ｂ図は、ｎ′ ドーピングレベル（約３−８Ｘ
Ｉ Ｑ ＋フイオン／ｃａｂ３）を有する中間領域［ｉ
［１，６８、ｎ＋トド−ングレベル（約１．０Ｘ１０１
８イオン／ｃｆｆｉ３以上）を有する高ドープ領域４１
．４３および軽くドープされたチャンネル１９（約１−
４ Ｘ １０ ｌフイオン／ｃＩ１１３）を含むテーパ
ー状の注入プロファイルを示し、チャンネルについては
約０．２マイクロメータ以下の注入の厚さまたは深さで
あるとする。ｎ′注入では、基板の導電性のｎドープ領
域が基板を経て隣接する装置と意図しないト目互接続を
行われないことを確実にするためフォトレジスト６４に
よってマスクされる。適切な厚さのフォトレジストによ
る基板のマスキングによって、装置絶縁が維持される。
Ｉ Ｑ ＋フイオン／ｃａｂ３）を有する中間領域［ｉ
［１，６８、ｎ＋トド−ングレベル（約１．０Ｘ１０１
８イオン／ｃｆｆｉ３以上）を有する高ドープ領域４１
．４３および軽くドープされたチャンネル１９（約１−
４ Ｘ １０ ｌフイオン／ｃＩ１１３）を含むテーパ
ー状の注入プロファイルを示し、チャンネルについては
約０．２マイクロメータ以下の注入の厚さまたは深さで
あるとする。ｎ′注入では、基板の導電性のｎドープ領
域が基板を経て隣接する装置と意図しないト目互接続を
行われないことを確実にするためフォトレジスト６４に
よってマスクされる。適切な厚さのフォトレジストによ
る基板のマスキングによって、装置絶縁が維持される。
ゲート（および上に存在する５ｉＯＮ）はチャンネル内
への余分な注入を防ぐためスペーサ間でチャンネル１９
をマスクする。
への余分な注入を防ぐためスペーサ間でチャンネル１９
をマスクする。
ここに説明されるような全ての処理の流れにおいて、こ
の処理選択の利点は、チャンネルが５ｉＯＮの除去およ
びＡｒ中の２５％Ｎ２の大気中で反応性スパッタリング
によってＧａＡｓチャンネル上への２００ ｎｍのＴ：
ＷＮの直接的付着処理が後続している８５ｎｎのＰＥＣ
ＶＤ ５ｉＯＮによって９０Ｋｅｙでシリコンを注入
することによって形成される。Ｎｉエツチングマスクの
１５０ｎｍの厚さはゲートを定めるため蒸着およびリフ
トオフによって形成される。第９図に関して説明された
シーケンサを形成するアンダーカット下ゲートの自己制
限の３つの過程が後続し、シリコンはｎ十領域を形成す
るため露出したＧａＡｓ内へ１２ＱＫｅｖで注入される
。それからエツチングマスクは化学的に除去される。１
００ ｎｍノＰＥＣＶＤ ５ｔｏＮはアニールキャッ
プおよび後の１００Ｋｅｙシリコン注入のため自己整列
注入スペーサを提供するために付着される。８１０℃の
アニールでシーケンスを終了する。アニールの目的が全
ての注入されたシリコンを活性化することであることが
注目される。
の処理選択の利点は、チャンネルが５ｉＯＮの除去およ
びＡｒ中の２５％Ｎ２の大気中で反応性スパッタリング
によってＧａＡｓチャンネル上への２００ ｎｍのＴ：
ＷＮの直接的付着処理が後続している８５ｎｎのＰＥＣ
ＶＤ ５ｉＯＮによって９０Ｋｅｙでシリコンを注入
することによって形成される。Ｎｉエツチングマスクの
１５０ｎｍの厚さはゲートを定めるため蒸着およびリフ
トオフによって形成される。第９図に関して説明された
シーケンサを形成するアンダーカット下ゲートの自己制
限の３つの過程が後続し、シリコンはｎ十領域を形成す
るため露出したＧａＡｓ内へ１２ＱＫｅｖで注入される
。それからエツチングマスクは化学的に除去される。１
００ ｎｍノＰＥＣＶＤ ５ｔｏＮはアニールキャッ
プおよび後の１００Ｋｅｙシリコン注入のため自己整列
注入スペーサを提供するために付着される。８１０℃の
アニールでシーケンスを終了する。アニールの目的が全
ての注入されたシリコンを活性化することであることが
注目される。
フォトレジスト６４はｎ′注入に続いて剥離され、この
方法は以下に説明されるように続く。テーパーのプロフ
ァイルが処理選択であり、以下の処理の説明において更
には論議されないことが注目される。しかしながら、以
下の処理過程は一般にこの選択的過程と匹敵し、更に論
議しないことはこの処理選択が含まれないあるいは得ら
れないことを示すものではない。更に、フォトレジスト
６４によって選択された装置を被覆することによって、
テーパーのプロファイルを伴ういくつかの装置を選択的
に提供することが可能であり、ウェハ上のその他の装置
は２つのレベル（チャンネル二〇＋注入）プロファイル
を維持する。
方法は以下に説明されるように続く。テーパーのプロフ
ァイルが処理選択であり、以下の処理の説明において更
には論議されないことが注目される。しかしながら、以
下の処理過程は一般にこの選択的過程と匹敵し、更に論
議しないことはこの処理選択が含まれないあるいは得ら
れないことを示すものではない。更に、フォトレジスト
６４によって選択された装置を被覆することによって、
テーパーのプロファイルを伴ういくつかの装置を選択的
に提供することが可能であり、ウェハ上のその他の装置
は２つのレベル（チャンネル二〇＋注入）プロファイル
を維持する。
第１２図を参照すると、処理における次の過程が示され
ている。アニーリング後、アニールされたキャップが平
坦にされる。これは最初に封入されたウェハ上へポリイ
ミドあるいはフォトレジストのような平坦化材料５２の
厚い、例えば２０００乃至５０００オングストロームの
層を回転により付着することによって達成される。フォ
トレジストの厚さは少なくとも第１のレベルのゲート金
属の高さと同じであることが望ましい。被覆されたウェ
ハはそれからＣＦ４および０２の混合物中においてプラ
ズマエツチングされ、２つの気体の比率は誘電体対人材
料５１および平坦化層５２がほぼ等しいエツチング速度
を有するよう調節される。このウェハはフォトレジスト
５２の全てが下に存在する第１のレベルのゲート金属に
よって生じている対人材料５１における脹らみと共に除
去されるまでエツチングされる。単一のエツチング速度
比を確立するため必要とされるＣＦ４１０２混合の正確
な比率は用人材料の屈折率に依存する。本発明を実施す
る１つの好ましい方法において、ポリイミドは平坦化誘
電体として使用される。ポリイミドは５ｉＯＮの使用か
ら生じるより低いＣｇｓおよび低０ｇ１１を与えること
が発見された。ポリイミドによって形成される装置を使
用する回路の設計において、低いＣｇｓは更に減少され
たｇｍを補償し、回路の性能全体が改良される。これら
の差は、少なくとも部分において、表面電荷および内部
層圧力のためであると思われる。本発明を実施するため
の好ましい方法において、平坦化エツチングは、第１の
レベルのゲート金属の頂部表面が実質的にその全ての横
の広がりに沿って露出されるまで続けられる。これはゲ
ートの頂部表面が周囲の誘電体のレベル上に突出する構
造を生じる誘電体をオーバーエツチングするのに充分長
くＣＦ４１０２エツチングを続けることによって行われ
る。これはコンタク）・ウィンド形成のため誘電的に被
覆されたゲート部分とマスクを厳密に配置する必要を排
除する。この処理シーケンスは第１４ａ図乃至第１４ｃ
図に示されているが、第１４ａ図に示されたキャップ５
１および平坦化層５２は、ゲート２０の頂部２０′がそ
の全ての横の広がりに沿って明瞭にされるまでエツチン
グされる。エツチングは誘電体５１がチャンネルの連続
誘電体絶縁がそのゲートへ・の接触を除いて提供される
ように除去されまたはエツチングされる前に一旦止めら
れる。第１４ｃ図は耐火性ゲートと補足的ゲート導電層
を非厳密的に配列するため使用されるリフトオフマスク
５５を示す。この処理の誤配列公差は優れている。
ている。アニーリング後、アニールされたキャップが平
坦にされる。これは最初に封入されたウェハ上へポリイ
ミドあるいはフォトレジストのような平坦化材料５２の
厚い、例えば２０００乃至５０００オングストロームの
層を回転により付着することによって達成される。フォ
トレジストの厚さは少なくとも第１のレベルのゲート金
属の高さと同じであることが望ましい。被覆されたウェ
ハはそれからＣＦ４および０２の混合物中においてプラ
ズマエツチングされ、２つの気体の比率は誘電体対人材
料５１および平坦化層５２がほぼ等しいエツチング速度
を有するよう調節される。このウェハはフォトレジスト
５２の全てが下に存在する第１のレベルのゲート金属に
よって生じている対人材料５１における脹らみと共に除
去されるまでエツチングされる。単一のエツチング速度
比を確立するため必要とされるＣＦ４１０２混合の正確
な比率は用人材料の屈折率に依存する。本発明を実施す
る１つの好ましい方法において、ポリイミドは平坦化誘
電体として使用される。ポリイミドは５ｉＯＮの使用か
ら生じるより低いＣｇｓおよび低０ｇ１１を与えること
が発見された。ポリイミドによって形成される装置を使
用する回路の設計において、低いＣｇｓは更に減少され
たｇｍを補償し、回路の性能全体が改良される。これら
の差は、少なくとも部分において、表面電荷および内部
層圧力のためであると思われる。本発明を実施するため
の好ましい方法において、平坦化エツチングは、第１の
レベルのゲート金属の頂部表面が実質的にその全ての横
の広がりに沿って露出されるまで続けられる。これはゲ
ートの頂部表面が周囲の誘電体のレベル上に突出する構
造を生じる誘電体をオーバーエツチングするのに充分長
くＣＦ４１０２エツチングを続けることによって行われ
る。これはコンタク）・ウィンド形成のため誘電的に被
覆されたゲート部分とマスクを厳密に配置する必要を排
除する。この処理シーケンスは第１４ａ図乃至第１４ｃ
図に示されているが、第１４ａ図に示されたキャップ５
１および平坦化層５２は、ゲート２０の頂部２０′がそ
の全ての横の広がりに沿って明瞭にされるまでエツチン
グされる。エツチングは誘電体５１がチャンネルの連続
誘電体絶縁がそのゲートへ・の接触を除いて提供される
ように除去されまたはエツチングされる前に一旦止めら
れる。第１４ｃ図は耐火性ゲートと補足的ゲート導電層
を非厳密的に配列するため使用されるリフトオフマスク
５５を示す。この処理の誤配列公差は優れている。
第１４ｃ図の構造が得られると、補足的ゲート導電層は
構造上へ蒸着されマスク５５を化学的にエツチングして
除去し、補足的ゲート導電層からの余分の金属はリフト
オフされる。ゲートの全ての横の広がりに残る導電層５
Ｂは第１３ａ図乃至第１３ｃ図において示された層５７
への作用において同様であり、層５７と共に以下に説明
される。
構造上へ蒸着されマスク５５を化学的にエツチングして
除去し、補足的ゲート導電層からの余分の金属はリフト
オフされる。ゲートの全ての横の広がりに残る導電層５
Ｂは第１３ａ図乃至第１３ｃ図において示された層５７
への作用において同様であり、層５７と共に以下に説明
される。
第Ｈａ図を参照すると、ウィンドが、ゲートマスクを再
整列し、対人材料を化学的にエツチングする処理が後続
しているその上のフォトレジスト材料をパターン化する
ことによって耐火性ゲート金属領域２０上の対人材料５
１がパターン化される。
整列し、対人材料を化学的にエツチングする処理が後続
しているその上のフォトレジスト材料をパターン化する
ことによって耐火性ゲート金属領域２０上の対人材料５
１がパターン化される。
このアプローチにおいて、エツチングがＧａＡｓの任意
の部分が露出される前に終了されることは重要である。
の部分が露出される前に終了されることは重要である。
本発明のこの観点を実施するための好ましい方法に従っ
て、非厳密に配列されたフォトレジストマスクがそれか
らパターン化された対人材料５１上に与えられ、ゲート
の全頂部表面を実質的に露出するようにパターン化され
、それはゲート対人材料５１の頂部を清浄にするように
前もってエツチングされる。
て、非厳密に配列されたフォトレジストマスクがそれか
らパターン化された対人材料５１上に与えられ、ゲート
の全頂部表面を実質的に露出するようにパターン化され
、それはゲート対人材料５１の頂部を清浄にするように
前もってエツチングされる。
金２５は、ゲート金属領域５７の非厳密に配列された（
±、５ミクロン）第２の層（まは補足的層）を生成する
ためフォトレジストおよびゲート上へ続いて蒸着させら
れ、フォトレジストによってリフトオフされ、ゲート金
属領域５７は露出した第１のし・＼ルのゲート領域２０
へ堅固に接着され、その箇域２０はゲート金属の第１の
層の全頂部表面を実質的に含む。この技術はＬｇによっ
て示されたＦＥＴゲート長を増加することなくゲート金
属の第１の層２０と第２の層５７との間の著しい誤整列
を許容する。これは本質的に第１３ｂ図において示され
る。この故に、示されるように、金属領域５７は第１の
金属層２０に関して実質的に誤整列され、しかも実行可
能な動作装置を生成する。これは、Ｌｇの増加はＦＥＴ
性能を著しく低下させるので本発明の上述された’Ｃｔ
徴の非常に有利な点である。
±、５ミクロン）第２の層（まは補足的層）を生成する
ためフォトレジストおよびゲート上へ続いて蒸着させら
れ、フォトレジストによってリフトオフされ、ゲート金
属領域５７は露出した第１のし・＼ルのゲート領域２０
へ堅固に接着され、その箇域２０はゲート金属の第１の
層の全頂部表面を実質的に含む。この技術はＬｇによっ
て示されたＦＥＴゲート長を増加することなくゲート金
属の第１の層２０と第２の層５７との間の著しい誤整列
を許容する。これは本質的に第１３ｂ図において示され
る。この故に、示されるように、金属領域５７は第１の
金属層２０に関して実質的に誤整列され、しかも実行可
能な動作装置を生成する。これは、Ｌｇの増加はＦＥＴ
性能を著しく低下させるので本発明の上述された’Ｃｔ
徴の非常に有利な点である。
第１３ｃ図を参照すると、付加的ウィンドはゲート電極
２０の両側のソースおよびドレイン領域４１および４３
にわたって対人材料５１においてパターン化される。オ
ーム接続金属３２は、例えば別の蒸着およびリフトオフ
シーケンスによって、開口中に供給される。これらのオ
ームコンタクト３２のための好ましい金属は金、ゲルマ
ニウムおよびニッケルの積層構造または混合物である。
２０の両側のソースおよびドレイン領域４１および４３
にわたって対人材料５１においてパターン化される。オ
ーム接続金属３２は、例えば別の蒸着およびリフトオフ
シーケンスによって、開口中に供給される。これらのオ
ームコンタクト３２のための好ましい金属は金、ゲルマ
ニウムおよびニッケルの積層構造または混合物である。
パターン化後、ウェハは他の回路素子への外部接続を除
いて完成された自己整列ゲートＦＥＴを生じるオームコ
ンタクトを合金にするため３５０’乃至５００℃の温度
へ加熱される。これは第１３ｃ図に示され、本質的に完
成された装置を示す。
いて完成された自己整列ゲートＦＥＴを生じるオームコ
ンタクトを合金にするため３５０’乃至５００℃の温度
へ加熱される。これは第１３ｃ図に示され、本質的に完
成された装置を示す。
層２０と５７とから成る２層金属がＦＥＴ装置のゲート
であるとみなされる。
であるとみなされる。
しかしながら、更に正確に言えば、ゲートは層２０から
成るが、しかし層５７は補足的導電性を与え、更に適切
にはゲートコンタクト構造の一部であるとみなされる。
成るが、しかし層５７は補足的導電性を与え、更に適切
にはゲートコンタクト構造の一部であるとみなされる。
層５７は一般に０．０８ｏｈｍ／ｓｑである非常に低い
シート抵抗を有し１、もしＦＥＴが集積回路中に組込ま
れているなら、第１のレベルの相互接続金属として使用
される。この故に、第１３ｃ図かられかるように、オー
ムコンタクト３２を経て装置のソースおよびドレインへ
のアクセスおよび第２の金属層５７を経るゲート電極へ
のアクセスが可能である。これは、勿論、実質的には第
７図に関して先に説明された構成とは異なり、そこでは
第１のレベルの相互接続は各ゲートフィンガの端部でゲ
ートパッドへ接続されている。実質的に（ゲート接触位
置でよりもむしろ）全ゲートにわたって低いシート抵抗
を有する金属の第２の層５７の供給は非常に改良された
装置特性を与える。
シート抵抗を有し１、もしＦＥＴが集積回路中に組込ま
れているなら、第１のレベルの相互接続金属として使用
される。この故に、第１３ｃ図かられかるように、オー
ムコンタクト３２を経て装置のソースおよびドレインへ
のアクセスおよび第２の金属層５７を経るゲート電極へ
のアクセスが可能である。これは、勿論、実質的には第
７図に関して先に説明された構成とは異なり、そこでは
第１のレベルの相互接続は各ゲートフィンガの端部でゲ
ートパッドへ接続されている。実質的に（ゲート接触位
置でよりもむしろ）全ゲートにわたって低いシート抵抗
を有する金属の第２の層５７の供給は非常に改良された
装置特性を与える。
上述のことから明らかなように、多重レベル金属相互接
続が使用される回路において、ゲート長の増加を生じる
ことなく、またゲート長の寸法へのライン分解を要求す
ることなく既に存在する金属過程における減少されたゲ
ート抵抗の利点を得ることが可能である。２層ゲート／
ゲート接触構造および平坦化シーケンスは従来の構造お
よび処理以上の利点を与える。
続が使用される回路において、ゲート長の増加を生じる
ことなく、またゲート長の寸法へのライン分解を要求す
ることなく既に存在する金属過程における減少されたゲ
ート抵抗の利点を得ることが可能である。２層ゲート／
ゲート接触構造および平坦化シーケンスは従来の構造お
よび処理以上の利点を与える。
第２のレベルの相互接続金属を形成するため、つ５．１
％が偏平にされた表面上に層３Ｇを形成するため適切な
誘電体材料によって被覆されるような第７図が参照され
る。これはグローバル相互接続である第２のレベルの金
属を許容する。ボリイミ−のような有機物質は誘電体材
料として使用される。
％が偏平にされた表面上に層３Ｇを形成するため適切な
誘電体材料によって被覆されるような第７図が参照され
る。これはグローバル相互接続である第２のレベルの金
属を許容する。ボリイミ−のような有機物質は誘電体材
料として使用される。
その他の誘電体材料はプラズマ付着されたＳｉＮまたは
５ｉＯＮのような無機物質を含む。開口３８はパターン
化されたフォト［／シスト層４０を経てプラズマエツチ
ングすることによって誘電体層３６に開口される。開口
３８は第１図において示された相互接続金属３５の付加
的レベルと、第１３ｃ図に示さ第１た下に存在する第１
のレベルの相互接続金属３４、ゲート２０、または二重
層金属１２．２５との間の接触を許容する。
５ｉＯＮのような無機物質を含む。開口３８はパターン
化されたフォト［／シスト層４０を経てプラズマエツチ
ングすることによって誘電体層３６に開口される。開口
３８は第１図において示された相互接続金属３５の付加
的レベルと、第１３ｃ図に示さ第１た下に存在する第１
のレベルの相互接続金属３４、ゲート２０、または二重
層金属１２．２５との間の接触を許容する。
第２のレベルの相互接続金属はパターン化されたエツチ
ング可能な層上に付着されてリフトオフによってパター
ン化されるか、あるいは内部層誘電体上に付着されてエ
ツチングによってパターン化され、それは第１図におい
て全体的に示されているように、それが開口を満たし第
１のレベル金属を接触するような方法で行われる。
ング可能な層上に付着されてリフトオフによってパター
ン化されるか、あるいは内部層誘電体上に付着されてエ
ツチングによってパターン化され、それは第１図におい
て全体的に示されているように、それが開口を満たし第
１のレベル金属を接触するような方法で行われる。
付加的レベルの相互接続は同じ方法で形成され、所望さ
れるなら、ウェハはスクラッチ防止のため最終誘電体の
パッシベイション被覆を与えられる。
れるなら、ウェハはスクラッチ防止のため最終誘電体の
パッシベイション被覆を与えられる。
このウェハはそれからチップ内へ切断される。
本発明のもう１つの観点はゲートからのソースおよびド
レイン注入の非対称的間隔を有効に与える方法を含む。
レイン注入の非対称的間隔を有効に与える方法を含む。
第８図を再び参照すると、能動チャンネル領域１９を含
む半導体ウェハまたは基板１２が全体的に示されている
。製造方法は本質的にＦＥＴのための能動チャンネル領
域の形成によって始まる。これは適当な基板上のエピタ
キシャル層生長によって達成され、意図された装置領域
の絶縁が後続して行われ、あるいはその代わりに半導体
の所望される領域中の適切なドーパントの選択的イオン
注入が後続して行われる。全表面はショッツキバリア特
性の低下を伴わずに７５０°乃至９５０℃の範囲の温度
でのアニーリングに耐えるため充分な熱安定性を有する
適切な金属の薄い層２０によって被覆される。この目的
のため適切なショッツキゲート金属の例はチタニウム−
タングステン、窒化チタニウム−タングステン、窒化タ
ングステンおよびケイ化タングステンであるが、しかし
アニール過程が行われるような任意の金属が使用されて
も良い。
む半導体ウェハまたは基板１２が全体的に示されている
。製造方法は本質的にＦＥＴのための能動チャンネル領
域の形成によって始まる。これは適当な基板上のエピタ
キシャル層生長によって達成され、意図された装置領域
の絶縁が後続して行われ、あるいはその代わりに半導体
の所望される領域中の適切なドーパントの選択的イオン
注入が後続して行われる。全表面はショッツキバリア特
性の低下を伴わずに７５０°乃至９５０℃の範囲の温度
でのアニーリングに耐えるため充分な熱安定性を有する
適切な金属の薄い層２０によって被覆される。この目的
のため適切なショッツキゲート金属の例はチタニウム−
タングステン、窒化チタニウム−タングステン、窒化タ
ングステンおよびケイ化タングステンであるが、しかし
アニール過程が行われるような任意の金属が使用されて
も良い。
第９図を参照すると、次の処理過程が示されている。ゲ
ート金属２０は装置のためゲート電極構造内へパターン
化される。好ましい技術は先に説明されたように蒸着お
よびリフトオフによって金属エツチングマスク２２を定
めることである。
ート金属２０は装置のためゲート電極構造内へパターン
化される。好ましい技術は先に説明されたように蒸着お
よびリフトオフによって金属エツチングマスク２２を定
めることである。
第１０図を参照すると、ウェハは装置の各ソースおよび
ドレイン側部上に開口２７ａおよび２７ｂを具備するよ
うにパターン化されるフォトレジスト２８によって被覆
される。適切なドーパントイオンはそれから開口２７ａ
および２７ｂの範囲において半導体内へ注入され、その
ソース側では強くドープされた領域４■に隣接する（マ
スク２２の重複を除いて）７５（、ドレイン側で距離“
ｄ″をおいて強くドープされた領域４３から離されてい
るゲートを伴う非対称的装置構造を形成する。この分離
のための好ましい距離は約１μｍであるが、それは０．
５μｍでゲート−ドレイン電極分離距離と同じにするこ
ともできる。好ましいドーパントイオンはシリコンであ
るが、任意のドーパントが使用されても良い。
ドレイン側部上に開口２７ａおよび２７ｂを具備するよ
うにパターン化されるフォトレジスト２８によって被覆
される。適切なドーパントイオンはそれから開口２７ａ
および２７ｂの範囲において半導体内へ注入され、その
ソース側では強くドープされた領域４■に隣接する（マ
スク２２の重複を除いて）７５（、ドレイン側で距離“
ｄ″をおいて強くドープされた領域４３から離されてい
るゲートを伴う非対称的装置構造を形成する。この分離
のための好ましい距離は約１μｍであるが、それは０．
５μｍでゲート−ドレイン電極分離距離と同じにするこ
ともできる。好ましいドーパントイオンはシリコンであ
るが、任意のドーパントが使用されても良い。
Ｎ型ドーピングは一般に好ましく、これは先に説明され
るようなｎ型付勢のためのアニールスケジュール基阜を
合せることによってシリコンによって得られる。これは
それから実質的な性能低下を伴わずに８１０℃で２０分
間のアニールに耐えられるＴｉＷＮゲートの使用を示唆
する。
るようなｎ型付勢のためのアニールスケジュール基阜を
合せることによってシリコンによって得られる。これは
それから実質的な性能低下を伴わずに８１０℃で２０分
間のアニールに耐えられるＴｉＷＮゲートの使用を示唆
する。
別の処理シーケンスにおいて、例えばニッケルのエツチ
ングマスクは装置の初期の非対称性を生じるようにチャ
ンネルに関して非対称的に配置され、それはソースおよ
びドレインドーピングを増加するため使用されたｎ型注
入によって生成されたｎ＋ドレイン領域へのゲート１２
からの間隔を更に増加するため非対称的にフォトレジス
トを設置少ることによって補足される。
ングマスクは装置の初期の非対称性を生じるようにチャ
ンネルに関して非対称的に配置され、それはソースおよ
びドレインドーピングを増加するため使用されたｎ型注
入によって生成されたｎ＋ドレイン領域へのゲート１２
からの間隔を更に増加するため非対称的にフォトレジス
トを設置少ることによって補足される。
第１６図に示されるように、ウェハはそれからゲート電
極構造２０．２２を被覆するような方法で適切な誘電体
材料４５によって封入される。好ましい対人材料は窒化
酸化シリコンであるけれども、二酸化シリコンおよび窒
化シリコンもまこの目的のために適している。金属エツ
チングマスク２２はこの封入を実行する前に除去される
が、しかし所望されるなら、ゲート電極の全電気抵抗を
減少するためそのまま残され、結果として生じる構造が
続くアニーリング過程において熱的に安定にされる。
極構造２０．２２を被覆するような方法で適切な誘電体
材料４５によって封入される。好ましい対人材料は窒化
酸化シリコンであるけれども、二酸化シリコンおよび窒
化シリコンもまこの目的のために適している。金属エツ
チングマスク２２はこの封入を実行する前に除去される
が、しかし所望されるなら、ゲート電極の全電気抵抗を
減少するためそのまま残され、結果として生じる構造が
続くアニーリング過程において熱的に安定にされる。
封入されたウェハはそれから半導体材料からのイオン注
入ダメージを除去し、注入されたドーパントイオンを活
性化するのに充分な温度および時間でアニールされる。
入ダメージを除去し、注入されたドーパントイオンを活
性化するのに充分な温度および時間でアニールされる。
好ましいアニーリング温度は、通常の炉システムにおい
てな”されるなら７５０”乃至９００℃の範囲デあり、
迅速な熱アニーリングによる赤外線ランプシステムにお
いてなされるなら８００＠乃至１０００℃である。シリ
コンがドーパントとして使用されｎ型活性化が所望され
るとき、２０分間の炉アニールが使用されるなら約８１
０℃の温度で最適なｎ／ｐ活性が得られる。
てな”されるなら７５０”乃至９００℃の範囲デあり、
迅速な熱アニーリングによる赤外線ランプシステムにお
いてなされるなら８００＠乃至１０００℃である。シリ
コンがドーパントとして使用されｎ型活性化が所望され
るとき、２０分間の炉アニールが使用されるなら約８１
０℃の温度で最適なｎ／ｐ活性が得られる。
第１７図を参照すると、アニーリング後に、ウィンド３
１’ および３３′ はゲート電極の両側の対人材料に
おいてパターン化され、オーム接続金属３１゜３３が蒸
むおよびリフトオフによって開口中に付着される。これ
らのオームコンタクトのための好ましい材料は金、ゲル
マニウム、およびニッケルを含む。パターン化後、ウェ
ハはオームコンタクトを合金するため３５０°乃至５０
０’の温度へ加熱され、第１７図において示されるよう
な、他の回路素子への外部相互接続を除いて完成された
自己・整列ゲートＦＥＴを生じる。
１’ および３３′ はゲート電極の両側の対人材料に
おいてパターン化され、オーム接続金属３１゜３３が蒸
むおよびリフトオフによって開口中に付着される。これ
らのオームコンタクトのための好ましい材料は金、ゲル
マニウム、およびニッケルを含む。パターン化後、ウェ
ハはオームコンタクトを合金するため３５０°乃至５０
０’の温度へ加熱され、第１７図において示されるよう
な、他の回路素子への外部相互接続を除いて完成された
自己・整列ゲートＦＥＴを生じる。
第１図乃至第７図を再び参照すると、本発明のもう１つ
の観点に従った半導体ウェハ１１の処理は洗浄および平
滑化過程について第２図に関して説明されたように開始
される。先に全て記載されたように、また、誘電体層１
４およびフォトレジスト層１６が与えられ、整列整合マ
ーク１３が形成され、第３ａ図に関して説明された付加
的な処理が実行される。
の観点に従った半導体ウェハ１１の処理は洗浄および平
滑化過程について第２図に関して説明されたように開始
される。先に全て記載されたように、また、誘電体層１
４およびフォトレジスト層１６が与えられ、整列整合マ
ーク１３が形成され、第３ａ図に関して説明された付加
的な処理が実行される。
フォトレジスト層１８は第３ａ図に示されるように表面
１５上に形成される。フォトレジスト層１８は誘電体層
１４を通って下に存在するＧａＡｓ基板１２内への選択
的イオン注入のためウィンド１７を形成するようにパタ
ーン化される。イオン注入過程は注入された領域１９を
形成するためウィンド■７を通して行われる。
１５上に形成される。フォトレジスト層１８は誘電体層
１４を通って下に存在するＧａＡｓ基板１２内への選択
的イオン注入のためウィンド１７を形成するようにパタ
ーン化される。イオン注入過程は注入された領域１９を
形成するためウィンド■７を通して行われる。
所望された選択注入過程の終了後、誘電体層１４はフッ
化水素（ＨＦ）中で除去される。金属層２０は第３ｂ図
において示されるようにウェハ１１の注入された表面で
ある表面２６上に形成される。金属層２０は窒化チタニ
ウム−タングステン（便宜上ＴｉＷＮＸまたはＴｉＷＮ
と記載する）から形成される。この表記によって化学量
論は意味されない。
化水素（ＨＦ）中で除去される。金属層２０は第３ｂ図
において示されるようにウェハ１１の注入された表面で
ある表面２６上に形成される。金属層２０は窒化チタニ
ウム−タングステン（便宜上ＴｉＷＮＸまたはＴｉＷＮ
と記載する）から形成される。この表記によって化学量
論は意味されない。
ＴｉＷＮｘのこの層２０は第３図に関して先に説明され
た金属層２０とは違っている。そこでは層２０は：２０
００人の深さへのチタニウム−タングステンのスパッタ
付着によって形成される。
た金属層２０とは違っている。そこでは層２０は：２０
００人の深さへのチタニウム−タングステンのスパッタ
付着によって形成される。
ＴｉＷＮ）（の使用はゲート材料においてＴｉＷの使用
によっては得られない利点がある。
によっては得られない利点がある。
ＴｉＷＮｘの使用によって得られる予期しない利点はＴ
ｉＷＮｘの安定性のため動作回路の改良された寿命であ
る。ＴｉＷと共にＴｉＡｓに対して、ショッツキ接合で
徐々に形成されることは普通であり、オーム状コンタク
トへのショッッキ接合から徐々に変化する。ＧａＡｓと
接触するときＴｉＷＮ）（がＴｉＷより更に安定してい
ることがわかったので、ＴｉＷＮ）（はより長く持続す
るショッツキ接合を形成する。この変化は９０日間のよ
うな短い期間で発生するが、しかし更に一般的には１年
以上の間明らかではない。ＴｉＷＮＸは数年間の模擬実
験期間にわたってＴｉＡｓが実質的にないことが発見さ
れた。事実、ＴｉＷＮＸはＴ ｉ Ａ Ｓ ｘより更に
安定しており、従ってＴｉＡｓ）（がショッツキ接合に
おいて形成されないことか明らかである。
ｉＷＮｘの安定性のため動作回路の改良された寿命であ
る。ＴｉＷと共にＴｉＡｓに対して、ショッツキ接合で
徐々に形成されることは普通であり、オーム状コンタク
トへのショッッキ接合から徐々に変化する。ＧａＡｓと
接触するときＴｉＷＮ）（がＴｉＷより更に安定してい
ることがわかったので、ＴｉＷＮ）（はより長く持続す
るショッツキ接合を形成する。この変化は９０日間のよ
うな短い期間で発生するが、しかし更に一般的には１年
以上の間明らかではない。ＴｉＷＮＸは数年間の模擬実
験期間にわたってＴｉＡｓが実質的にないことが発見さ
れた。事実、ＴｉＷＮＸはＴ ｉ Ａ Ｓ ｘより更に
安定しており、従ってＴｉＡｓ）（がショッツキ接合に
おいて形成されないことか明らかである。
第２の、それ以上の直接の因子は、ＴｉＷＮ）（のスパ
ッタリング中およびＦＥＴ製造におけるアニールおよび
活性化中に遭遇する高温度でＴｉＷと比較されるＴｉＷ
ＮＸの関連する安定性である。ＴｉＷゲート構造中のシ
ョッッキ接合でのＴｉＡｓの形成はショッツキ品質に対
して有害である。従って、ショッツキゲートとしてのＴ
ｉＷＮ）（の使用はＴｉＷのゲートに関連して優れた特
性を与える。
ッタリング中およびＦＥＴ製造におけるアニールおよび
活性化中に遭遇する高温度でＴｉＷと比較されるＴｉＷ
ＮＸの関連する安定性である。ＴｉＷゲート構造中のシ
ョッッキ接合でのＴｉＡｓの形成はショッツキ品質に対
して有害である。従って、ショッツキゲートとしてのＴ
ｉＷＮ）（の使用はＴｉＷのゲートに関連して優れた特
性を与える。
これらの結果は、一般に増加された抵抗のためＴｉＷか
らよりも窒化ＴｉＷから生じるより少ないゲートが期待
されるので、直感的ではない。減少されたＴｉＡｓ形成
から生じるショッツキ接合における予期しない改良はＴ
ｉＷ内への窒素の添加によって生じるゲート抵抗におけ
る悪化を補償する。
らよりも窒化ＴｉＷから生じるより少ないゲートが期待
されるので、直感的ではない。減少されたＴｉＡｓ形成
から生じるショッツキ接合における予期しない改良はＴ
ｉＷ内への窒素の添加によって生じるゲート抵抗におけ
る悪化を補償する。
層２０の形成の１方法は窒素／アルゴンプラズマにおけ
るＴｉＷ（３０原子パーセントＴｉ）を反応性スパッタ
することによって達成される。金属層２０は、続く処理
中に金属層上に付着される金と、砒化ガリウム基板１２
との間の拡散バリアとして機能する。予期せず、ＴｉＷ
Ｎ層中の窒素の原子パーセントを変えることによって、
拡散バリアとしての層の劇的に増加された効率が達成さ
れる。１／４のＮ／ （Ｎ＋Ａ ｒ）ガス流量比が好ま
しいが、しかし、１／１０乃至１／２の範囲が有効であ
る。
るＴｉＷ（３０原子パーセントＴｉ）を反応性スパッタ
することによって達成される。金属層２０は、続く処理
中に金属層上に付着される金と、砒化ガリウム基板１２
との間の拡散バリアとして機能する。予期せず、ＴｉＷ
Ｎ層中の窒素の原子パーセントを変えることによって、
拡散バリアとしての層の劇的に増加された効率が達成さ
れる。１／４のＮ／ （Ｎ＋Ａ ｒ）ガス流量比が好ま
しいが、しかし、１／１０乃至１／２の範囲が有効であ
る。
この範囲内に窒素比を維持することによって、窒素の原
子パーセントは金属層を生じるが、それは金属層２０が
そのバリア機能を損うことなく少なくとも２０分間約８
５０℃の連続アニーリング過程に耐えることを可能にす
る。上記範囲内の適切なガス流比を選択することによっ
て、ＴｉＷＮとＧａＡｓ層間の内部応力は低レベルに維
持される。
子パーセントは金属層を生じるが、それは金属層２０が
そのバリア機能を損うことなく少なくとも２０分間約８
５０℃の連続アニーリング過程に耐えることを可能にす
る。上記範囲内の適切なガス流比を選択することによっ
て、ＴｉＷＮとＧａＡｓ層間の内部応力は低レベルに維
持される。
これは、最大剥離力が見られるとき、例えばウェハ洗浄
およびアニール過程中にサブミクロンの長・さのショッ
ッキゲート電極をその位置に保持する。
およびアニール過程中にサブミクロンの長・さのショッ
ッキゲート電極をその位置に保持する。
第４図を参照すると、ウェハ処理における次の過程はＴ
形構造２４のパターン化であり、Ｔ ｉ Ｗ Ｎ ｘ
Ｒ２０上のもう１つのマスキングレベル２２の形成に伴
って始まる。このマスキングレベルは好ましくはニッケ
ルまたは金から構成される金属エツチングマスク２２で
あり、例えば以下の方法における蒸着およびリフトオフ
によって形成される。高分解能のボジチブフォトレジス
トマスク２１はＴｉＷＮ）（層２０の頂部に配置される
。ボジチブフォトレジストマスクは、金属が付着される
領域を定める開口を有し、エツチングマスク２２を形成
する。エツチングマスク２２のための金属層は、マスク
中の開口が満たされるような方法でポジチンフォトレジ
ストマスク上に蒸着される。金属がマスク中の開口にお
いて露出したＴｉＷＮｘの被覆を非常に良好に行う方法
がこの例において容易に満たされる。蒸着後に、フォト
レジストマスクはリフトオフされ、ＴｉＷＮ）（層２０
上に残っている金属は金属エツチングマスク２２を定め
る。示されるように、エツチングマスク２２のため好ま
しい材料は金であり、金のエツチングマスク２２が除去
されないでその位置に残っているなら、ゲートの抵抗を
非常に減少させる。
形構造２４のパターン化であり、Ｔ ｉ Ｗ Ｎ ｘ
Ｒ２０上のもう１つのマスキングレベル２２の形成に伴
って始まる。このマスキングレベルは好ましくはニッケ
ルまたは金から構成される金属エツチングマスク２２で
あり、例えば以下の方法における蒸着およびリフトオフ
によって形成される。高分解能のボジチブフォトレジス
トマスク２１はＴｉＷＮ）（層２０の頂部に配置される
。ボジチブフォトレジストマスクは、金属が付着される
領域を定める開口を有し、エツチングマスク２２を形成
する。エツチングマスク２２のための金属層は、マスク
中の開口が満たされるような方法でポジチンフォトレジ
ストマスク上に蒸着される。金属がマスク中の開口にお
いて露出したＴｉＷＮｘの被覆を非常に良好に行う方法
がこの例において容易に満たされる。蒸着後に、フォト
レジストマスクはリフトオフされ、ＴｉＷＮ）（層２０
上に残っている金属は金属エツチングマスク２２を定め
る。示されるように、エツチングマスク２２のため好ま
しい材料は金であり、金のエツチングマスク２２が除去
されないでその位置に残っているなら、ゲートの抵抗を
非常に減少させる。
ＴｉＷＮ）（層２０が、金のマスク２２によって被覆さ
れていない領域から除去される。通常はとんど、フッ素
ベースのプラズマエツチングにおいて、エツチングマス
クとして金属マスク２２を使用して露出したＴｉＷＮ）
（は反応性イオンエツチングされる。プラズマは金属エ
ツチングマスク２２によって被覆されていない領域にお
いて層２０をエツチングし、第４図に示されるようにＴ
形構造２４を形成するためマスクされた領域をアンダー
カットする。
れていない領域から除去される。通常はとんど、フッ素
ベースのプラズマエツチングにおいて、エツチングマス
クとして金属マスク２２を使用して露出したＴｉＷＮ）
（は反応性イオンエツチングされる。プラズマは金属エ
ツチングマスク２２によって被覆されていない領域にお
いて層２０をエツチングし、第４図に示されるようにＴ
形構造２４を形成するためマスクされた領域をアンダー
カットする。
プラズマアンダーカットの量はプラズマエツチングパラ
メータを変えることによって制御される。
メータを変えることによって制御される。
これは異方性プロファイルを設定するため低圧で最初に
エツチングし、それから迅速なプラズマアンダーカット
を達成するため圧力を増加することによって、あるいは
水平表面がＡｕを露出するまで異方性エツチングされ、
それから迅速にアンダーカットされることによって達成
され、このようなエツチングは、充分なアンダーカット
が生じたとき即座に止められるように光学的にモニタさ
れている。先に述べられた自己制限エツチングはこのエ
ツチングのため使用され、容易に制御でき再現性のある
アンダーカットを与える。
エツチングし、それから迅速なプラズマアンダーカット
を達成するため圧力を増加することによって、あるいは
水平表面がＡｕを露出するまで異方性エツチングされ、
それから迅速にアンダーカットされることによって達成
され、このようなエツチングは、充分なアンダーカット
が生じたとき即座に止められるように光学的にモニタさ
れている。先に述べられた自己制限エツチングはこのエ
ツチングのため使用され、容易に制御でき再現性のある
アンダーカットを与える。
ゲートパターン化に続いて、フォトレジストマスク２８
は第５図において示されたような自己整列イオン注入の
ための領域２９を定めるため表面２６上に形成される。
は第５図において示されたような自己整列イオン注入の
ための領域２９を定めるため表面２６上に形成される。
マスク２２がイオンビームによるイオン注入に対するバ
リアとして機能し、従って基板において強くドープされ
た領域の限界を定めるので、用語“自己整列“が使用さ
れる。ｎ型ドーピングレベルは最初のチャンネル注入の
ため使用されるけれども、ずっと高いレベルのドーピン
グ（ｎ＋）がソースおよびドレイン領域を形成し、ソー
スおよドレイン領域へのオーム接触を容易にするため、
この続く注入過程中使用される。
リアとして機能し、従って基板において強くドープされ
た領域の限界を定めるので、用語“自己整列“が使用さ
れる。ｎ型ドーピングレベルは最初のチャンネル注入の
ため使用されるけれども、ずっと高いレベルのドーピン
グ（ｎ＋）がソースおよびドレイン領域を形成し、ソー
スおよドレイン領域へのオーム接触を容易にするため、
この続く注入過程中使用される。
多量のイオン注入のためのウィンド２７を有するフォト
レジストマスク２８はウェハ１１の表面２Ｇ上に形成さ
れる。金のマスク２２はウィンド領域に向けられるイオ
ンのための自己整列された構造として機能する。このイ
オンはＴ形構造２４の両側の領域において注入され、ゲ
ートの端部と隣接するｎ＋領領域間の制御可能な横の分
離を伴う。金属エツチングマスク２２はゲート長より長
い注入部と注入部との間隔の生成を許容する。これは、
これら２つの寸法間の差を制御することによってこの装
置がゲート容量と破壊電圧対寄生直列抵抗との間の妥協
において最適化されるので、最適なＧａＡｓ５ＡＧ方法
の重要な特徴である。先に説明されたように、フォトレ
ジスト２８は更に装置特徴を最適化するためゲート金属
からｎ＋領領域ゲートのドレイン側）の増加された間隔
を与えるためゲートに関して、特にドレインに対するゲ
ート容量に関して非対称的である。ゲートからドレイン
側のｎ＋注入領域を横に離すようにゲート自身またはゲ
ートと接触する別の金属層を使用するよりむしろフォト
レジストを使用することによって、ゲートからドレイン
への容量結合は更に減少される。
レジストマスク２８はウェハ１１の表面２Ｇ上に形成さ
れる。金のマスク２２はウィンド領域に向けられるイオ
ンのための自己整列された構造として機能する。このイ
オンはＴ形構造２４の両側の領域において注入され、ゲ
ートの端部と隣接するｎ＋領領域間の制御可能な横の分
離を伴う。金属エツチングマスク２２はゲート長より長
い注入部と注入部との間隔の生成を許容する。これは、
これら２つの寸法間の差を制御することによってこの装
置がゲート容量と破壊電圧対寄生直列抵抗との間の妥協
において最適化されるので、最適なＧａＡｓ５ＡＧ方法
の重要な特徴である。先に説明されたように、フォトレ
ジスト２８は更に装置特徴を最適化するためゲート金属
からｎ＋領領域ゲートのドレイン側）の増加された間隔
を与えるためゲートに関して、特にドレインに対するゲ
ート容量に関して非対称的である。ゲートからドレイン
側のｎ＋注入領域を横に離すようにゲート自身またはゲ
ートと接触する別の金属層を使用するよりむしろフォト
レジストを使用することによって、ゲートからドレイン
への容量結合は更に減少される。
ｎ生性入はエツチングマスク２２によってゲート構造２
４の領域からマスクされ、隣接するｎ十領域からの各ゲ
ート縁部の分離はゲート金属のプラズマアンダーカット
によって決定され、任意の余分な横のドレイン側部マス
キングはフォトレジスト層２８によって与えられる。こ
のプラズマアンダーカットはゲート容量および直列抵抗
の両方に関してゲート構造の最適化を許容するのに充分
ＩＥ確に制御される。
４の領域からマスクされ、隣接するｎ十領域からの各ゲ
ート縁部の分離はゲート金属のプラズマアンダーカット
によって決定され、任意の余分な横のドレイン側部マス
キングはフォトレジスト層２８によって与えられる。こ
のプラズマアンダーカットはゲート容量および直列抵抗
の両方に関してゲート構造の最適化を許容するのに充分
ＩＥ確に制御される。
ウェハは約３０００Å以下の誘電体封人材料３０によっ
て被覆される。もしｎ 変化領域がｎ十領域とｎチャン
ネルとの間の低い抵抗を許容するように注入されるべき
であるなら、先に説明された処理選択が実施され、構造
はそれから約８５０℃で２０分間アニールされる。対人
材料３０は、砒素が高いアニーリング温度で気化される
のでＧａＡｓウェハ１１を分解から保護する。
て被覆される。もしｎ 変化領域がｎ十領域とｎチャン
ネルとの間の低い抵抗を許容するように注入されるべき
であるなら、先に説明された処理選択が実施され、構造
はそれから約８５０℃で２０分間アニールされる。対人
材料３０は、砒素が高いアニーリング温度で気化される
のでＧａＡｓウェハ１１を分解から保護する。
ＴｉＷＮ）（中の窒素の原子パーセントが層２０が通常
高い熱安定性を有することを可能にするので、チャンネ
ル、変化領域およびｎ十領域イオン注入のためのアニー
リング過程はただ１回必要とされるだけである。上述の
ように、これは各注入の最適なｎ型付勢、より高い電子
移動度、減少された寄生抵抗および優れた装置特性を許
容する。それはまた少なくとも１つのアニーリング炉の
必要および別々のアニーリング処理過程の必要を排除し
、それによって製造費用を減少する。更に、従来のアプ
ローチにおいて一般に見られるＴｉＡｓ形成はＴｉＷお
よびＴｉＡｓに比較してＴｉＷＮｘの実質的に大きな安
定性のため見出だされない。
高い熱安定性を有することを可能にするので、チャンネ
ル、変化領域およびｎ十領域イオン注入のためのアニー
リング過程はただ１回必要とされるだけである。上述の
ように、これは各注入の最適なｎ型付勢、より高い電子
移動度、減少された寄生抵抗および優れた装置特性を許
容する。それはまた少なくとも１つのアニーリング炉の
必要および別々のアニーリング処理過程の必要を排除し
、それによって製造費用を減少する。更に、従来のアプ
ローチにおいて一般に見られるＴｉＡｓ形成はＴｉＷお
よびＴｉＡｓに比較してＴｉＷＮｘの実質的に大きな安
定性のため見出だされない。
ＴｉＷＮ）（層２０のバリア特性が維持され、ウェハ１
１の連続処理中著しく低下されることがないことを確実
にするため、誘電体封入材料３０は［，５５乃至Ｉ、９
５の範囲の屈折率を有するプラズマ増強化学蒸気付着さ
れた酸化窒化シリコン（Ｓ ｉ ＯＮ）であるように選
択される。屈折率のこの範囲は、ゲートおよびＧａＡｓ
と、適切な熱整合、即ち同様の熱膨張係数を有する５ｉ
ＯＮを示す。１．５５の屈折率が好ましい。与えられた
範囲内の５ｉＯＮ膜の屈折率を確立するため、ＮｚＯ／
ＳｉＨ４のガス流量比は対人材料膜の付着中に調節され
る。封入は全体的にゲートを封入することが望ましい。
１の連続処理中著しく低下されることがないことを確実
にするため、誘電体封入材料３０は［，５５乃至Ｉ、９
５の範囲の屈折率を有するプラズマ増強化学蒸気付着さ
れた酸化窒化シリコン（Ｓ ｉ ＯＮ）であるように選
択される。屈折率のこの範囲は、ゲートおよびＧａＡｓ
と、適切な熱整合、即ち同様の熱膨張係数を有する５ｉ
ＯＮを示す。１．５５の屈折率が好ましい。与えられた
範囲内の５ｉＯＮ膜の屈折率を確立するため、ＮｚＯ／
ＳｉＨ４のガス流量比は対人材料膜の付着中に調節され
る。封入は全体的にゲートを封入することが望ましい。
以前は、ＴｉＷＮｘは約５００℃以上の温度での拡散バ
リアとして機能しないと思われ、ＴｉＷＮ＞Ｈ層の形成
後に高温処理を必要とする処理において有効であるとは
思われなかった。
リアとして機能しないと思われ、ＴｉＷＮ＞Ｈ層の形成
後に高温処理を必要とする処理において有効であるとは
思われなかった。
ＴｉＷＮ）（組成物中の約６乃至１６原子パーセントの
窒素および２０原子パーセント以下のチタニウムを使用
することにＪって、バリア特性は全体的に維持され、８
５０℃の温度で２０分間の保持時間を有する８５０℃ア
ニールを後続して行うことが可能になる。
窒素および２０原子パーセント以下のチタニウムを使用
することにＪって、バリア特性は全体的に維持され、８
５０℃の温度で２０分間の保持時間を有する８５０℃ア
ニールを後続して行うことが可能になる。
ＴｉＷの使用によって得られなかったショッツキゲート
材料としてのＴｉＷＮ）（の使用における利点が存在す
る。ＴｉＷＮｘの使用によって得られた予期しない利点
はＴｉＷＮｘの安定性のため動作回路の寿命が改善され
ることである。ＴｉＷによって、ショッツキ接合で段階
的に形成することはＴｉＡｓ層に対して普通であり、オ
ーム状コンタクトへのショッツキ接合の段階的な転換を
生じる。ＴｉＷＮ）（はＧａＡｓを接触するときＴｉＷ
以上に安定しているので、ＴｉＷＮ）（はより長く持続
するショッツキ接合を形成する。
材料としてのＴｉＷＮ）（の使用における利点が存在す
る。ＴｉＷＮｘの使用によって得られた予期しない利点
はＴｉＷＮｘの安定性のため動作回路の寿命が改善され
ることである。ＴｉＷによって、ショッツキ接合で段階
的に形成することはＴｉＡｓ層に対して普通であり、オ
ーム状コンタクトへのショッツキ接合の段階的な転換を
生じる。ＴｉＷＮ）（はＧａＡｓを接触するときＴｉＷ
以上に安定しているので、ＴｉＷＮ）（はより長く持続
するショッツキ接合を形成する。
ＴｉＷＮ）（は数年の動作の模擬実験期間にわたって実
質的にＴｉＡｓを生じないことが発見された。
質的にＴｉＡｓを生じないことが発見された。
第２の、それ以上の直接の因子は、ＴｉＷＮ）Ｈのスパ
ッタリング中およびＦＥＴ製造におけるアニールおよび
活性化過程中に遭遇する高温度でＴｉＷと比較されるＴ
ｉＷＮ）（の関連する安定性である。アニール中のＴｉ
Ｗゲートにおけるショッツキ接合でのＴｉＡｓ形成はシ
ョツツキ品質における実質的に有害な結果を有する。従
って、ショッツキゲートとしてのＴ ｉ Ｗ Ｎ Ｘの
使用はＴｉＷのゲートを使用するＦＥＴに比較して優れ
たＦＥＴ特性を与える。ＧａＡｓへの金の拡散を阻止す
るＴｉＷＮ）（の拡散バｌナア特性は以前は約５００℃
を超える温度で無効であると信じられていた。従って、
８００℃以上でのアニールがゲート形成後に使用される
場合、ＴｉＷＮｘが適切であることは明らかではない。
ッタリング中およびＦＥＴ製造におけるアニールおよび
活性化過程中に遭遇する高温度でＴｉＷと比較されるＴ
ｉＷＮ）（の関連する安定性である。アニール中のＴｉ
Ｗゲートにおけるショッツキ接合でのＴｉＡｓ形成はシ
ョツツキ品質における実質的に有害な結果を有する。従
って、ショッツキゲートとしてのＴ ｉ Ｗ Ｎ Ｘの
使用はＴｉＷのゲートを使用するＦＥＴに比較して優れ
たＦＥＴ特性を与える。ＧａＡｓへの金の拡散を阻止す
るＴｉＷＮ）（の拡散バｌナア特性は以前は約５００℃
を超える温度で無効であると信じられていた。従って、
８００℃以上でのアニールがゲート形成後に使用される
場合、ＴｉＷＮｘが適切であることは明らかではない。
従って、ＮのＴｉＷへの添加から生じるゲート抵抗の増
加はＴｉＷＮの使用を思い止まらせた。
加はＴｉＷＮの使用を思い止まらせた。
ＧａＡｓ工業において、Ａｓがガスとして出て行く効果
を減少させるために砒素を過圧にしてキャップされない
アニールを行うのが普通である。
を減少させるために砒素を過圧にしてキャップされない
アニールを行うのが普通である。
従って、はぼ８００℃（ＴｉＷＮｘのための臨界範囲５
００℃よりはるかに上）である標準アニルにおいて、Ｔ
ｔＷＮｘのバリア特性が破壊されるものとされている。
００℃よりはるかに上）である標準アニルにおいて、Ｔ
ｔＷＮｘのバリア特性が破壊されるものとされている。
ゲートの封入はＧａＡｓ内へのＡｕ拡散に関してＴｉＷ
Ｎｘのバリア特性を破壊することなく５００℃以上の温
度でのアニーリングを許容することがわかった。
Ｎｘのバリア特性を破壊することなく５００℃以上の温
度でのアニーリングを許容することがわかった。
処理観点から、ＴｉＷＮｘは優れたショッツキ接合を依
然として提供するけれども処理変化に対して非常に耐性
があることがわかった。ゲートにおける窒素容量に関連
する処理ウィンドは非常に広く、ＴｉＷＮｘ中の６％乃
至１６％原子の全範囲をカバーする。これは処理の理想
からの完全に実質的な偏差が最高の装置品質に強い影響
を与えることなく認められることを許容する。このよう
な柔軟性は半導体製造方法においては重要な特徴である
。
然として提供するけれども処理変化に対して非常に耐性
があることがわかった。ゲートにおける窒素容量に関連
する処理ウィンドは非常に広く、ＴｉＷＮｘ中の６％乃
至１６％原子の全範囲をカバーする。これは処理の理想
からの完全に実質的な偏差が最高の装置品質に強い影響
を与えることなく認められることを許容する。このよう
な柔軟性は半導体製造方法においては重要な特徴である
。
封入に後続する次の過程は表面２Ｂ上のオームコンタク
ト３２の形成である。これは１または２方法のいずれか
で達成される。１方法において、アニーリング対人材料
３０はフッ化水素酸中で除去され、コンタクト３２が形
成される。
ト３２の形成である。これは１または２方法のいずれか
で達成される。１方法において、アニーリング対人材料
３０はフッ化水素酸中で除去され、コンタクト３２が形
成される。
第６図に示されたもう１つの好ましい方法において、ア
ニーリング対人材料３０はウェハｌｌ上の位置に残され
、埋め込まれたコンタクト３２は封入材料を表面２６を
通ってオームコンタクトパターンをプラズマエツチング
することによって形成され、それからエツチングパター
ン内へ金属を蒸着させ、パターンをリフトオフする。コ
ンタクト３２のため好ましい材料はニッケルによって覆
われた金−ゲルマニウム組成物の第１の層、またはニッ
ケル、ゲルマニウムおよび金の積層構造を含む。コンタ
クト３２は１０乃至３０秒間に好ましくは石英−ハロゲ
ンタングステン ランプによって３８０℃−４００℃ま
で迅速に加熱することによってＧａＡｓ表面２６へ合金
される。
ニーリング対人材料３０はウェハｌｌ上の位置に残され
、埋め込まれたコンタクト３２は封入材料を表面２６を
通ってオームコンタクトパターンをプラズマエツチング
することによって形成され、それからエツチングパター
ン内へ金属を蒸着させ、パターンをリフトオフする。コ
ンタクト３２のため好ましい材料はニッケルによって覆
われた金−ゲルマニウム組成物の第１の層、またはニッ
ケル、ゲルマニウムおよび金の積層構造を含む。コンタ
クト３２は１０乃至３０秒間に好ましくは石英−ハロゲ
ンタングステン ランプによって３８０℃−４００℃ま
で迅速に加熱することによってＧａＡｓ表面２６へ合金
される。
第７図を参照すると、オームコンタクト３２が合金され
た後で、第１のレベルの導電性相互接続金属層３４が表
面１５上に形成される。この金属層３４はオームコンタ
クト３２を被覆し、ゲートの長さに沿って与えられたゲ
ートパッドへの接続をなす。
た後で、第１のレベルの導電性相互接続金属層３４が表
面１５上に形成される。この金属層３４はオームコンタ
クト３２を被覆し、ゲートの長さに沿って与えられたゲ
ートパッドへの接続をなす。
層３４は窒素／アルゴンプラズマ中のＴｉＷターゲット
の反応性スパッタによって、および層２０の形成のため
使用されるのと同じ方法によって形成される。ターゲッ
トのＴｉは３０の原子パーセントを有する。ここで再び
層２０において、スパッタシステム中に流れるＮ／（Ｎ
＋Ａｒ）の比率は、窒素の原子パーセントがＮ／ （Ｎ
−＋ Ａ−）の１／１０以上の比率、好ましくは約１／
４の比Ｊ１を生じるように調節される。
の反応性スパッタによって、および層２０の形成のため
使用されるのと同じ方法によって形成される。ターゲッ
トのＴｉは３０の原子パーセントを有する。ここで再び
層２０において、スパッタシステム中に流れるＮ／（Ｎ
＋Ａｒ）の比率は、窒素の原子パーセントがＮ／ （Ｎ
−＋ Ａ−）の１／１０以上の比率、好ましくは約１／
４の比Ｊ１を生じるように調節される。
層３４のＴｉＷＮｘ部分の付着後、ウェハ１１は真空シ
ステムへ移され、チタニウム（Ｔｉ）またはモリブデン
がＴｉＷＮｘ上へ蒸着させられる。その後、金がチタニ
ウムまたはモリブデンの表面上へ蒸むされる。金の付着
がその位置でスパッタ付着によって実行される場合には
、層３４の中間チタニウムまたはモリブデン部分が省略
されても良いが、それはスパッタ付着されたＴ ｉ Ｗ
Ｎ ｘ （スパッタ室からの除去において酸化物にな
る）と蒸着させられた金との間の粘着層として機能する
からである。
ステムへ移され、チタニウム（Ｔｉ）またはモリブデン
がＴｉＷＮｘ上へ蒸着させられる。その後、金がチタニ
ウムまたはモリブデンの表面上へ蒸むされる。金の付着
がその位置でスパッタ付着によって実行される場合には
、層３４の中間チタニウムまたはモリブデン部分が省略
されても良いが、それはスパッタ付着されたＴ ｉ Ｗ
Ｎ ｘ （スパッタ室からの除去において酸化物にな
る）と蒸着させられた金との間の粘着層として機能する
からである。
第２のレベルの相互接続金属を形成するため、ウェハは
次に層３Ｂを形成するため適切な誘電体材料によって被
覆される。ポリイミドのような有機材料は誘電体材料の
ために使用される。その他の誘電体材料はプラズマ付着
されたＳｉＮまたは５ｉＯＮのような無機材料を含む。
次に層３Ｂを形成するため適切な誘電体材料によって被
覆される。ポリイミドのような有機材料は誘電体材料の
ために使用される。その他の誘電体材料はプラズマ付着
されたＳｉＮまたは５ｉＯＮのような無機材料を含む。
接触孔３８はパターン化されたフォトレジスト層４０を
通ってプラズマエツチングすることによって誘電体層３
Ｇ中に開口される。接触孔３８は、第７図において示さ
れたように、付加的レベルの相互接続金属と、下にある
第１のレベルの相互接続金属３４との間の接触を許容す
る。第２のレベルの相互接続金属は、第１図に示される
ように、接触孔開口を満たし、第１のレベルの金属を接
触するような方法で付着され、リフトオフまたはエツチ
ングのいずれかによってパターン化される。
通ってプラズマエツチングすることによって誘電体層３
Ｇ中に開口される。接触孔３８は、第７図において示さ
れたように、付加的レベルの相互接続金属と、下にある
第１のレベルの相互接続金属３４との間の接触を許容す
る。第２のレベルの相互接続金属は、第１図に示される
ように、接触孔開口を満たし、第１のレベルの金属を接
触するような方法で付着され、リフトオフまたはエツチ
ングのいずれかによってパターン化される。
付加的レベルの相互接続は同じ方法で形成されても良い
が、所望されるなら、ウェハは加えられた電気的および
スクラッチ防止のため最終誘電体パッシベイション被覆
を与えられる。勿論、通常のエアーブリッジ技術が上述
されたアプローチよりむしろ第２のレベルの相互接続の
ため使用されても良い。
が、所望されるなら、ウェハは加えられた電気的および
スクラッチ防止のため最終誘電体パッシベイション被覆
を与えられる。勿論、通常のエアーブリッジ技術が上述
されたアプローチよりむしろ第２のレベルの相互接続の
ため使用されても良い。
前述において、ドーパントは一般にｎ型と呼ばれた。し
かしながら、反対の型のドーパント型の使用もまた本発
明から外れることなく使用されることが理解されるべき
である。また、ｎ型ドーパントの注入が参照され、注入
された領域をｎ型に後続して活性化させるドーパントの
注入を含むように意図される。従って、シリコンの適切
な活性化が活性化後主にｎ型にされるので、シリコンが
含まれる。
かしながら、反対の型のドーパント型の使用もまた本発
明から外れることなく使用されることが理解されるべき
である。また、ｎ型ドーパントの注入が参照され、注入
された領域をｎ型に後続して活性化させるドーパントの
注入を含むように意図される。従って、シリコンの適切
な活性化が活性化後主にｎ型にされるので、シリコンが
含まれる。
また、注入がｎ型、ｎ′およびｎ＋である場合、活性化
後の関連する導電型はｎがｎ′よりも高く、更にｎ′に
おけるよりｎ＋において高いことが意図される。この関
係がドープされた領域中の相関的なドーパント濃度と一
般に一致しているので、この表記は両方の可能な意味を
カバーするように意図されている。
後の関連する導電型はｎがｎ′よりも高く、更にｎ′に
おけるよりｎ＋において高いことが意図される。この関
係がドープされた領域中の相関的なドーパント濃度と一
般に一致しているので、この表記は両方の可能な意味を
カバーするように意図されている。
特定の装置に関連して本発明の原理が上述されたけれど
も、この説明は例示としてなされているだけであり、そ
の目的においておよび添付された特許請求の範囲におい
て上述された本発明の技術的範囲に対する制限ではない
ことを明らかに理解すべきである。
も、この説明は例示としてなされているだけであり、そ
の目的においておよび添付された特許請求の範囲におい
て上述された本発明の技術的範囲に対する制限ではない
ことを明らかに理解すべきである。
第１図は本発明に従って製造された電界効果トランジス
タの概略的断面図である。 第２図乃至第７図は本発明に従った電界効果トランジス
タの形成方法における連続的段階を示す（第３図は第３
ａ図および第３ｂ図から成る）。 第８図乃至第１０図は本発明の１実施例に従った処理動
作におけるＧａＡｓ ＦＥＴ構造の連続的段階を示す
。（第９図は第９ａ図および第９ｂ図から成る）。 第１１図乃至第１３図は本発明の実施方法に従った電界
効果装置を提供するため必要な付加的過程を示す横断面
図である（第１１図は第１１ａ図および第１１ｂ図から
成り、−力筒１３図は第１３ａ図、第１３ｂ図および第
１３ｃ図から成る）。 第１４ａ図、第１４ｂ図および第１４ｃ図は第１１図乃
至第１３図において示されるものに対する代わりの処理
選択を示す。 第１５図は耐火性ゲート材料の第１の層上のゲート金属
の非厳密に整列された第２の層を有するＧａＡｓ Ｆ
ＥＴを示す。 第１６図及び第１７図は第１１図乃至第１３図において
示されるものに対するもう１つの別の選択的処理選択を
示す。 １０・・・自己配列ゲート電界効果トランジスタ、１１
・・・半導体ウェハ、１２・・・砒化ガリウム（Ｇ ａ
Ａ ｓ ）基板、１３・・・登録マーク、１４・・・
誘電体層、１５・・・誘電体層表面、１Ｂ・・・フォト
レジスト、１７・・・ウィンド、１８・・・フォトレジ
スト層、１９・・・注入領域、２０・・・ＴｉＷ層、２
１・・・画像反転フォトレジストマスク、２２・・・金
属エツチングマスク、２４・・・Ｔ形構造、２Ｂ・・・
表面、２７・・・ウィンド、２８・・・フォトレジスト
マスク、２９・・・対人材料、３２・・・コンタクト、
３４・・・金属層、３５・・・相互接続、３６・・・誘
電体層、３８・・・エツチング装置、４５・・・誘電体
材料、４６・・・フォトレジスト層、５１・・・誘電体
材料、５２・・・平坦化材料層、５５・・・リフトオフ
マスク、５６・・・導電層、５７・・・ゲート金属層、
６４・・・フォトレジスト。
タの概略的断面図である。 第２図乃至第７図は本発明に従った電界効果トランジス
タの形成方法における連続的段階を示す（第３図は第３
ａ図および第３ｂ図から成る）。 第８図乃至第１０図は本発明の１実施例に従った処理動
作におけるＧａＡｓ ＦＥＴ構造の連続的段階を示す
。（第９図は第９ａ図および第９ｂ図から成る）。 第１１図乃至第１３図は本発明の実施方法に従った電界
効果装置を提供するため必要な付加的過程を示す横断面
図である（第１１図は第１１ａ図および第１１ｂ図から
成り、−力筒１３図は第１３ａ図、第１３ｂ図および第
１３ｃ図から成る）。 第１４ａ図、第１４ｂ図および第１４ｃ図は第１１図乃
至第１３図において示されるものに対する代わりの処理
選択を示す。 第１５図は耐火性ゲート材料の第１の層上のゲート金属
の非厳密に整列された第２の層を有するＧａＡｓ Ｆ
ＥＴを示す。 第１６図及び第１７図は第１１図乃至第１３図において
示されるものに対するもう１つの別の選択的処理選択を
示す。 １０・・・自己配列ゲート電界効果トランジスタ、１１
・・・半導体ウェハ、１２・・・砒化ガリウム（Ｇ ａ
Ａ ｓ ）基板、１３・・・登録マーク、１４・・・
誘電体層、１５・・・誘電体層表面、１Ｂ・・・フォト
レジスト、１７・・・ウィンド、１８・・・フォトレジ
スト層、１９・・・注入領域、２０・・・ＴｉＷ層、２
１・・・画像反転フォトレジストマスク、２２・・・金
属エツチングマスク、２４・・・Ｔ形構造、２Ｂ・・・
表面、２７・・・ウィンド、２８・・・フォトレジスト
マスク、２９・・・対人材料、３２・・・コンタクト、
３４・・・金属層、３５・・・相互接続、３６・・・誘
電体層、３８・・・エツチング装置、４５・・・誘電体
材料、４６・・・フォトレジスト層、５１・・・誘電体
材料、５２・・・平坦化材料層、５５・・・リフトオフ
マスク、５６・・・導電層、５７・・・ゲート金属層、
６４・・・フォトレジスト。
Claims (16)
- （１）チャンネル領域内への不純物の注入を含み、一方
注入マスクとしてゲートを使用する自己整列ＧａＡｓＦ
ＥＴの製造方法において、 前記チャンネル内への第１の領域の第１の注入がゲート
及び前記ゲート上のそれより大きい寸法のマスクで構成
されたＴ形構造のマスクを使用し、それによって前記ゲ
ートの横に隣接する前記チャンネルの変化領域が前記大
きな寸法のマスクによって前記第１の注入からマスクさ
れ、 前記ゲートを注入マスクとして使用しながら前記変化領
域内への第２の領域の第２の注入を行う方法。 - （２）更に前記第２の注入の前に前記ゲート上に誘電体
材料の適合層を設ける過程を含む請求項１記載の方法。 - （３）前記誘電体材料が前記ゲートに隣接する側部壁ス
ペーサを形成し、前記変化領域の一部を前記第２の注入
からマスクする請求項２記載の方法。 - （４）前記誘電体材料の適合層が前記第２の注入にわた
ってその位置に残るアニールキャップである請求項３記
載の方法。 - （５）誘電体側部壁スペーサが前記変化領域の一部を前
記第２の注入からマスクするため前記ゲートに隣接して
設けられる請求項１記載の方法。 - （６）前記誘電体側部壁スペーサが約３００オングスト
ローム乃至３０００オングストロームの範囲内の層の厚
さを有するＳｉＯＮ層を適合して付着することによって
形成される請求項５記載の方法。 - （７）ＳｉＯＮの前記層が前記第２の注入中前記ゲート
、前記変化領域および前記第１の領域上に存在する請求
項６記載の方法。 - （８）前記第２の注入が少なくとも３００オングストロ
ームを透過するのに充分であるが前記誘電体側部壁スペ
ーサを貫通するには不充分な注入エネルギでシリコンに
注入される請求項７記載の方法。 - （９）前記ゲートが５００オングストローム以上の高さ
を有し、前記側部壁スペーサが約８００オングストロー
ム以上の高さを有する請求項８記載の方法。 - （１０）前記側部壁スペーサが前記ゲートの高さを超え
る高さを有する請求項５記載の方法。 - （１１）与えられたシリコンドーパント濃度のＧａＡｓ
チャンネル領域がゲート電極に関して自己整列されたソ
ースおよびドレイン領域を形成するためより高いシリコ
ンドーピング濃度で注入されるＧａＡｓＦＥＴ製造方法
において、 前記ソースおよびドレイン領域のための第１の注入マス
クとして、ゲートエッチングがエッチングマスクをアン
ダーカットするようなゲートエッチングにおいて使用さ
れたエッチングマスクを使用し、 付加的なシリコン注入のための第２の注入マスクとして
、適合的に加えられたアニールキャップを使用すること
を含む方法。 - （１２）基板上の第１のドーピングレベルを有するＧａ
Ａｓチャンネル領域を形成し、 前記チャンネル領域上にゲート材料の層を形成し、 前記チャンネル上および前記ゲート材料の前記層上のゲ
ートを定めるエッチングマスクを設け、前記エッチング
マスクがＴ構造を提供するため第１の寸法までアンダー
カットされるエッチングシーケンスにおいて前記ゲート
材料層の露出部分をエッチングし、 前記チャンネル内への不純物の注入によってソースおよ
びドレイン領域を第２のドーピングレベルへ形成し、前
記注入が前記エッチングマスクと自己整列され、 前記エッチングマスクを除去し、 前記ソース、前記ドレインおよび前記ゲート上に誘電体
材料の薄い適合層を形成することによって前記第１のド
ーピングレベルと第２のドーピングレベルとの間のドー
ピングレベルを有する変化領域を形成し、それによって
前記誘電体材料の実質的に垂直な壁が前記ゲートに隣接
して設けられ、前記適合層が前記第１の寸法以下の厚さ
を有し、不純物が前記壁によってマスクされ、前記変化
領域を形成するため前記壁に隣接する前記誘電体材料を
貫通するような注入エネルギおよび濃度で不純物を注入
する、ＧａＡｓＦＥＴの製造方法。 - （１３）第１の不純物を有するＧａＡｓチャンネルと、 前記チャンネル上の金属ゲートと、 前記ゲートから横に離され、前記第１の不純物濃度より
高い第２の不純物濃度を有する前記チャンネル中の変化
領域と、 前記変化領域と交差し、前記変化領域によって前記ゲー
トから横に分離され、前記第２の不純物濃度より高い第
３の不純物濃度を有する前記チャンネル中の高くドープ
された領域とを含むＧａＡｓＦＥＴ。 - （１４）単一ウェハ上でエンファンスメントモードＦＥ
ＴおよびデプレッションモードＦＥＴが同時に製造され
、前記方法が、 第２のＧａＡｓチャンネル領域が形成され、前記ゲート
材料層が前記第２のＧａＡｓチャンネル領域上に形成さ
れ、前記エッチグマスクが前記第２のＧａＡｓチャンネ
ル上の第２のゲートを定め、前記不純物が前記第２のチ
ャンネル領域内へ注入され、前記誘電体層が前記第２の
ゲートに隣接する壁を形成し、それによって第２の変化
領域が前記ＧａＡｓチャンネル領域において形成される
ことを特徴とする請求項１２記載のＧａＡｓＦＥＴの製
造方法。 - （１５）第２のチャンネルにおいて第２のＦＥＴを同時
に形成し、前記第２のＦＥＴがＥＦＥＴであり、前記第
１のＦＥＴがＤＦＥＴである請求項１記載の方法。 - （１６）補足マスクが非対称の変化領域を形成するため
Ｔ構造の注入マスクに関して非対称であるように前記第
１の注入の前に補足注入マスクを形成する過程を含む請
求項１記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US137,309 | 1980-04-04 | ||
| US07/137,309 US4847212A (en) | 1987-01-12 | 1987-12-23 | Self-aligned gate FET process using undercut etch mask |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH022640A true JPH022640A (ja) | 1990-01-08 |
| JP2677401B2 JP2677401B2 (ja) | 1997-11-17 |
Family
ID=22476788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63324763A Expired - Fee Related JP2677401B2 (ja) | 1987-12-23 | 1988-12-22 | 自己整列ゲートｆｅｔの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4847212A (ja) |
| EP (1) | EP0322243B1 (ja) |
| JP (1) | JP2677401B2 (ja) |
| DE (1) | DE3885255T2 (ja) |
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