JPS58102564A - 電界効果トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明に、自己整合構造を実現した高速の電界効果トラ
ンジスタに係り、特に高速・為集積の集積回路の構成素
子として好適な電界効果トランジスタの製造方法に関す
るものである。

第１図にその断面図を示すように、従来の製造方法によ
るショットキー接合型トランジスタは、ゲート電極１と
ソース電極２との間に大きな直列抵抗３を持つために、
この直列抵抗３における電圧降下が大きく、ゲート電極
１と能動層４のソース電極側ゲート端５に実質的に加わ
る電圧が制限を受け、ドレイン電流６を十分とることが
出来ないという欠点を持っていた。こｒｔｒｚ、高速化
を狙った集積回路素子としては、不満足な性格であった
。

ドレイン電流を増大させるためには、直列抵抗３を低減
する必要がある。直列抵抗は、ソース電極とゲート電極
の距離とその部分の不純物！Ｉ度に依存するシート抵抗
成分とソース電極と不純物ドープ領域との接触に帰因す
る接触抵抗成分から成る。シート抵抗成分は、ゲート電
極とソース電極の距離を短縮させるか不純物濃度を増す
ことＶＣよシ低減できる。接触抵抗成分は、接触部の不
純物＊鼻１増すことにより低減できる。

したがって、直列抵抗低減のためには、ゲート電極とソ
ース電極間距離の知縮とソース電極の接触部からゲート
電極に至る領域の不純物８度を上けることが必要である
。

これを集塊するために、現在第２図及び第３図に示すふ
たつの自己整合型電界効果トランジスタの案がある。

第２図に示す電界効果トランジスタは、ゲート電極７に
自己整合して高濃度不純物ドープのソース／ドレイン領
域８，９を形成し直列抵抗１０の低減を図ったものでお
る。この電界効果トランジスタは、第４図に示す製造工
程に従って作られる。

第４図（ａ）に示すように、半導体基板０に最初ｎ屋不
鈍物をイオン打込みした後８００Ｃ以上の高温でアニー
ルし能動層１１を形成する。さらに高耐熱金属（Ｔｉ／
Ｗ合金）をスパッタ被着し、ホトレジスト１２によりケ
ートパターンを切シ、ドライエツチングにより高耐熱金
属をエツチングし、ゲート電極１３を形成する。しかる
後、第４図（ｂ）に示すように、ゲート電極１３をマス
クとしてｎ型不純物１４をイオン打込み高温アニールし
ソース／ドレイン領域１５．１６を形成する。その際、
ホトレジストは耐熱性がないので１ニールに先立ち除去
しておかねはならない。このようにして、ゲート電極１
３に自己整合により高精度に位置合わせのできたソース
／ドレイン領域１５．１６が形成される。最後に、第４
図（Ｃ）に示すように、ソース／ドレイン電極１７．１
８を形成してトランジスタが完成する。このトランジス
タは、上述のように直列抵抗を小さくすることが可能で
ある。

しかしながら、製法上アニール時（第４図（ｂ））にホ
トレジストを除去せねはならないため、ソース／ドレイ
ン電極は、ゲート電極と自己整合して設けることが出来
ず、ソース電極とゲート電極の距離を短縮できない。そ
の為、この構造のトランジスタはソース／ドレイン電極
のゲート電極に対する位置合わせの精度で直列抵抗の下
限が制約を受　　　“□け、これ以上直列抵抗を低減で
きないという欠点を持っている。

第３図に示す電界効果トランジスタは、ゲート電＆１９
とソース電極２０の距離を短縮することにより直列抵抗
２１の低減を図ったものである。

この電界効果トランジスタは、第５図に示す製造工程に
従って作られる。第５図（ａ）に示すように、ｎ型不純
物２２をイオン打込みした後、高温アニールし能動層２
３を形成する。次に第５図中）に示すように、ゲート金
属を被着し、ホトレジスト２４によシゲートパターンを
切り、ドライエツチングによシ金属をエツチングし、ゲ
ート電極２５を形成する。その際、ドライエツチングの
サイドエツチングを利用し、ゲート電極の長さ２６は、
ホトレジストの長さ２７よりも小さくなるようにする。

その後、第５図（Ｃ）に示すように、ソース／ドレイン
金属２８を全向に被着し、最後に第５図（ｄ）に示すよ
うに、ゲート電極２５上の不要なソース／ドレイン金属
２８をホトレジスト２４とともに除去し、ゲート電極２
５に自己整合したソース／ドレイン電極２９．３０が形
成される。このトランジスタは上述のように、第１６Ｎ
のトランジスタに比べると直列抵抗を小さくすることが
できる。

しかしながら、製法上ゲート金属形成前にアニールが完
了している（第５図（ａ））ために、ソース／ドレイン
電極の接触部に高濃度不純物をドープしたソース／ドレ
イン領域を持たせることができない。その為、接触抵抗
が大きく、直列抵抗の下限が制約を受けこｎ以上直列抵
抗を低減できないという欠点を持つ。

本発明の目的は、上述した従来あるふたつの自己整合型
電界効果トランジスタの欠点を克服した、低直列抵抗、
高ドレン・ゲート耐圧の自己整合型電界効果トランジス
タの製造方法を提供することにある。

上記の目的を達成するために、本発明では、グー金属の
エツチングマスクとして８　ｊ　Ｏ鵞尋の絶縁物を用い
ることによシゲート電極に自己整合させてソース／ドレ
イン領域とソース・ゲート電極を形成する。こうするこ
とによって、ソース電極とゲート電極間に高濃度不純物
領域を設け、その距離を短縮することができるので、直
列抵抗のシート抵抗成分を低減できる。また、ソース／
ドレイン電極と高濃度不純物をドープしたソース／ドレ
イン領域が接触するために直列抵抗成分を低減できる。

以下、本発明の実施例を第６図に従って説明する。まず
、第６図（ａ）に示すようにＧａＡｓ半絶縁性基板３１
上に、ＳｉＯ冨膜３２を８０００人被着１、能動層３３
形成領域に当たる８ｊＯｍ膜をホ）　リソグラフィー技
術によって取り除く。その後、残存するｓｔｏｗ膜３２
１１−マスクとして、５ｉ０ａａｔイオン打込みし、５
ｏｏｔ：’以上の高温でアニールして能動Ｎ１３３を形
成する。次に、第６図（ｂ）に示すように、ゲート電極
用のＴｉ／Ｗ膜３５全３５ッタにより被着した後、８ｉ
０＊に３６’ｔ５０００人被着しホトリングラフイー技
術を用いてゲート電極パターンにエツチングする。その
際、マスクとなつ九ホトレジスト３７は残しておく。し
かる後に、第６図（Ｃ）に示すように、ｓｉｏｍ膜３６
全３６クとしてＣＦ４　＋　Ｏｓの混合ガスによシＴｉ
／Ｗ展３５をエツチングする。その際、第６図（Ｃ）に
示すように、ＴｉＺＷ膜はサイド・エツチングを受け、
Ｔｉ／ｗ膜の長さ３８は、８１０ｍ膜の長さ３９よりも
小さくなる。この構造會利用して、第６図（ｄ）に示す
ように、第６図（ａ）で形成した８１０ｔ１ｍ３２、ホ
トレジスト３７．８ｊＯｔ腺３６をマスクとして５ｉ０
４０をイオン打込み、高温アニールしてソース／ドレイ
ン領域４１．４２を形成する。次に第６図（ｅ）に示す
ように、ホトレジストを除去した後、ソース／ドレイン
電極用金属４３を被着する。８ｊＯｔ腺３２が厚い場゛
合には、ソース／ドレイン電極用金属は、段切、ｔ’ｐ
＋４を起こす。この金網の上に、粘性の低いホトレジス
ト４５を塗布するとはぼ平担な表面が得秒れ、これをイ
オンミリングにより削ってゆくと、ソース／ドレイン電
極４６．４７以外の不費金Ｉｒ％はホトレジスト４５と
ともに除去さｎる。このようにして、ソース／ドレイン
電極４６．４７が形成さｎる。最後に、六回に残存する
ホトレジストをレジスト剥離剤により除去して、第６図
（ｆ）の電界効果トランジスタが完成する。

本実施例で説明した製造方法によると、ゲート電極３５
に自己整合して、第６図（ｄ）のようにソース／ドレイ
ン領域４６．４７が形成さ１、第６図（ｅｌのようにソ
ース／ドレイン電極が形成さｎる。

このようにして、高精度のマスク合わせ無しに直列抵抗
を大きく低減することが可能となる。また、第６図（ａ
）に示す８ｊＯ冨膜３２の被着のために、第６図（ｄ）
及び（ｅｌの工程におけるホトマスクの使用を省略でき
、マスク合わせの工程を２工程省くことができる効果も
ある。さらに、第６図（ｆ）に示すように、ゲート電極
３５とソース／ドレイン領域４１．４２が離れているた
めに、ゲートとドレインの耐圧を大きくすることもでき
る。

上述の実施例は、ＱａＡｌｌを例に説明したが、これｕ
、ＧａＡｓに限らずすべての半導体に適用出来ることに
、言うまでもない。また、ショットキー接合型のトラン
ジスタ以外にも、ゲート電極部を絶縁体４８と金属４９
の二層構造にすれは、第７図に示すＭＩ８（金属−絶縁
体一半導体）型の電界効果トランジスタを製造すること
も可能である。

また、第６図（ｂ）のｓｉｏ冨膜３６は、第６図（Ｃ）
の工程においてゲート金属をエツチングするカスによっ
てはエツチング嘔れすかつ第６図（ｄ）の工程における
高温アニールに耐え得る材料でｆＩｔき換えることも可
能である。

以上説明した如く、本発明によれは従来の自己整合型ト
ランジスタに比べ直列抵抗を低減でき、大電流を流せる
高速の自己整合型の電界効果トランジスタを製造するこ
とができる。

【図面の簡単な説明】

第１図に、従来ある直列抵抗の高い電界効果トランジス
タの断面図、第２図及び第３図に、従来ある自己整合型
電界効果トランジスタの断面図、第４図及び第５図は、
そ：ｎｔ’ｒｉ第２図及び第３図の電界効果トランジス
タの製造工程図、第６図に、本発明による自己整合型電
界効果トランジスタの製造工程図、第７図は、本発明に
よる自己整合型ＭＩ８ＦＥＴの断面図を示す。 ３１１１半絶縁性Ｇ　ａ　Ａ　８基板、３２．３６ｔｌ
ＳｊＯｔ展、３３は能動層、３４．４０はＳｉ０イオン
、３５はＴｉ／Ｗ膜、３７．４５はホトレジスト、３８
にＴ鳳／Ｗゲート電極の長さ、３９は５ｈｏｔ膜の長さ
、４１ｔｉソース領域、４２はドレイン領域、４３にソ
ース／ドレイン電極用金属、４４はソース／ドレイン用
金属の段切ｎ１４６はソース電極ＶＪ　１　図 ￥５２［￥１ ￥　３　口 第　４　　図 ＜ｂ） ３

Claims (1)

1. 【特許請求の範囲】 １、半導体基板上に、第一層として半導体基板とショッ
   トキー接合金高す金属を、第二層とし１第一層の金属を
   エツチングできるエツチング法でエツチングされない材
   料を被着する工程、第二層をマスクとして、第一層の金
   Ｉ！！４ヲサイドエッチングしゲート電極を形成する工
   程、マスクとなった第二層と第−鳩の金属をマスクとし
   てイオン打込みとソース／ドレイン電極を形成する工程
   、を含むことを特徴とする電界効果トランジスタの製造
   方法。 ２、、％許請求範囲第１項において、能動層形成範囲、
   ノース／ドレイン電極形成範囲を、絶縁物をマスクとし
   て限定し形成する工程を含むことＸｔ−％徴とする亀界
   効釆トランジスタの製造方法。