JPS60145673A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS60145673A JPS60145673A JP295284A JP295284A JPS60145673A JP S60145673 A JPS60145673 A JP S60145673A JP 295284 A JP295284 A JP 295284A JP 295284 A JP295284 A JP 295284A JP S60145673 A JPS60145673 A JP S60145673A
- Authority
- JP
- Japan
- Prior art keywords
- melting point
- photoresist
- high melting
- gate electrode
- semiconductor layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 30
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 32
- 238000002844 melting Methods 0.000 claims abstract description 21
- 238000000034 method Methods 0.000 claims abstract description 21
- 230000008018 melting Effects 0.000 claims abstract description 20
- 238000005468 ion implantation Methods 0.000 claims description 4
- KWLSQQRRSAWBOQ-UHFFFAOYSA-N dipotassioarsanylpotassium Chemical compound [K][As]([K])[K] KWLSQQRRSAWBOQ-UHFFFAOYSA-N 0.000 claims description 3
- 230000005669 field effect Effects 0.000 claims description 3
- 230000005611 electricity Effects 0.000 claims 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 13
- 229910052751 metal Inorganic materials 0.000 abstract description 8
- 239000002184 metal Substances 0.000 abstract description 8
- 239000000758 substrate Substances 0.000 abstract description 5
- MVPPADPHJFYWMZ-UHFFFAOYSA-N chlorobenzene Chemical compound ClC1=CC=CC=C1 MVPPADPHJFYWMZ-UHFFFAOYSA-N 0.000 abstract description 2
- 238000009413 insulation Methods 0.000 abstract 1
- 239000011347 resin Substances 0.000 abstract 1
- 229920005989 resin Polymers 0.000 abstract 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 11
- 230000015556 catabolic process Effects 0.000 description 8
- 238000000206 photolithography Methods 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 241000283690 Bos taurus Species 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 238000000313 electron-beam-induced deposition Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000000178 monomer Substances 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 238000002791 soaking Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Drying Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、半導体装置の製造方法、特にセルフ７ライ
ン型砒化カリウム電界効果トランジスタ（以後ＧａＡＳ
ＦＥＴと略す）において、ゲート耐圧およびドレイン耐
圧が高く、かつ、優れた高周波特性を得ることのできる
動作層領域の形成方法を提供することを目的とするもの
である。
ン型砒化カリウム電界効果トランジスタ（以後ＧａＡＳ
ＦＥＴと略す）において、ゲート耐圧およびドレイン耐
圧が高く、かつ、優れた高周波特性を得ることのできる
動作層領域の形成方法を提供することを目的とするもの
である。
まず、従来のこの棟のセルフ７ライン型Ｇ ａ Ａ ５
ＦＥＴの一例を第１図（ａ）〜（ｄ）について説明する
。第１図（ａ）は半絶縁性Ｇ ａ Ａ ｓ基板１上に塗
布した第１のホトレジスト２を通常のホトリングラフィ
によって加工し、半絶縁性ＧａＡｓ１基板１上に動作層
となるべき所定の領域に窓３を開けた後、例えはイオン
独として・ｔＯＢＨ”を用いたイオン注入によって濃度
が１ＯＬ６〜” ×１０ ”ｃｒｎ−”の範囲のｎ型半
導体層からなるチャネルとなるべき領域４を作成する工
程、第１図（ｂ）は前記第１のホトレジスト２を除去し
た後、ＧａＡｓへのイオン注入層の７二一ル温度、例え
ば８００±５０’Ｃ程度の高温熱処理によっても安定な
ショットキ障害特性を維持し得る高融点金属、例えはＴ
ｉＷｐ ＴｉＴａ＋ ＴｉＷシリサイド、ＴｊＴａシリ
サイド、Ｔａ、 ｗおよびＭｏなどを全面スパッタ蒸涜
あるいは電子ビーム蒸着し、す７クテイグイオンエツチ
ングなどのドライエツチング技術を用いて口型半導体層
となるべき領域４の所定の位置に高融点ゲート電極５を
形成する工程、第１図（Ｃ）は第２のホトレジスト６お
よび高融点ゲート電ａ！５をマスクとして、高融点ゲー
ト電極５の両側に不純物濃度Ｉ Ｑ ” ｃｍ−”以上
の高濃度の０ 半導体層となるべき領域７を、”Ｓｉ”
、 Ｓ”、 またはＳｅなどのイオン拙の注入により作
製する工程、第１図（ｄ）は第２のホトレジスト６を除
去し、水素雰囲気中８００℃前後の温度で７ニールする
ことによりｎ型半導体層４２ ｎ＋半半導層γを作製し
た後、ｎ半導体層ｒとオーム性接触を形成するソース電
極８ならひにドレイン電極９を形成する工程であり、以
上の工程により電界効果トランジスタの要部が完成する
。
ＦＥＴの一例を第１図（ａ）〜（ｄ）について説明する
。第１図（ａ）は半絶縁性Ｇ ａ Ａ ｓ基板１上に塗
布した第１のホトレジスト２を通常のホトリングラフィ
によって加工し、半絶縁性ＧａＡｓ１基板１上に動作層
となるべき所定の領域に窓３を開けた後、例えはイオン
独として・ｔＯＢＨ”を用いたイオン注入によって濃度
が１ＯＬ６〜” ×１０ ”ｃｒｎ−”の範囲のｎ型半
導体層からなるチャネルとなるべき領域４を作成する工
程、第１図（ｂ）は前記第１のホトレジスト２を除去し
た後、ＧａＡｓへのイオン注入層の７二一ル温度、例え
ば８００±５０’Ｃ程度の高温熱処理によっても安定な
ショットキ障害特性を維持し得る高融点金属、例えはＴ
ｉＷｐ ＴｉＴａ＋ ＴｉＷシリサイド、ＴｊＴａシリ
サイド、Ｔａ、 ｗおよびＭｏなどを全面スパッタ蒸涜
あるいは電子ビーム蒸着し、す７クテイグイオンエツチ
ングなどのドライエツチング技術を用いて口型半導体層
となるべき領域４の所定の位置に高融点ゲート電極５を
形成する工程、第１図（Ｃ）は第２のホトレジスト６お
よび高融点ゲート電ａ！５をマスクとして、高融点ゲー
ト電極５の両側に不純物濃度Ｉ Ｑ ” ｃｍ−”以上
の高濃度の０ 半導体層となるべき領域７を、”Ｓｉ”
、 Ｓ”、 またはＳｅなどのイオン拙の注入により作
製する工程、第１図（ｄ）は第２のホトレジスト６を除
去し、水素雰囲気中８００℃前後の温度で７ニールする
ことによりｎ型半導体層４２ ｎ＋半半導層γを作製し
た後、ｎ半導体層ｒとオーム性接触を形成するソース電
極８ならひにドレイン電極９を形成する工程であり、以
上の工程により電界効果トランジスタの要部が完成する
。
しかしながら、上記従来のセルファライン技術を用いた
製造工程によるＧａＡｓ Ｆ Ｂ Ｔにおいては、ｎ＋
牛牛体体層γ′高融点ゲート１１１極５と直接接触し【
形成されるので、ソース・ゲート間およびドレイン・ゲ
ート間の抵抗比、および几ｄを低減できる半面、ソース
・ゲート間の耐圧ｖ１．。およびドレイン・ゲート間の
耐圧ｖｄ、。は著しく低くなってしまうという致命的な
欠点を有している。例えばｎ＋＋導体層１′の不純物濃
度がｌＱＩ’ｎ−３で、ソース・ゲート間およびドレイ
ン・ゲート間距離が各々２μｍの場合、その耐圧Ｖｇｓ
ｏおよびｖｄ、。は、いずれも約５ｖ前後の実用上支障
をきたす程度の低い値を示す。
製造工程によるＧａＡｓ Ｆ Ｂ Ｔにおいては、ｎ＋
牛牛体体層γ′高融点ゲート１１１極５と直接接触し【
形成されるので、ソース・ゲート間およびドレイン・ゲ
ート間の抵抗比、および几ｄを低減できる半面、ソース
・ゲート間の耐圧ｖ１．。およびドレイン・ゲート間の
耐圧ｖｄ、。は著しく低くなってしまうという致命的な
欠点を有している。例えばｎ＋＋導体層１′の不純物濃
度がｌＱＩ’ｎ−３で、ソース・ゲート間およびドレイ
ン・ゲート間距離が各々２μｍの場合、その耐圧Ｖｇｓ
ｏおよびｖｄ、。は、いずれも約５ｖ前後の実用上支障
をきたす程度の低い値を示す。
また、一方、高融点ゲート電極５がソース電極８下のｎ
半導体層７′と近接する結果、ソース・ゲート間の寄生
容量Ｃｇ、が著しく増大してしまい、その結果、ＧａＡ
Ｓ Ｆ Ｅ Ｔの遮断周波数ｆｙ（＝＝ｇｍ／２πＣｇ
ｉ ）の低下に代表される高周波性能の悪化、あるいは
デジタル集積回路に用いる場合におけるイントリンシッ
クな伝播遅延時間の増大などの素子特性の劣化を招来す
ることになる。
半導体層７′と近接する結果、ソース・ゲート間の寄生
容量Ｃｇ、が著しく増大してしまい、その結果、ＧａＡ
Ｓ Ｆ Ｅ Ｔの遮断周波数ｆｙ（＝＝ｇｍ／２πＣｇ
ｉ ）の低下に代表される高周波性能の悪化、あるいは
デジタル集積回路に用いる場合におけるイントリンシッ
クな伝播遅延時間の増大などの素子特性の劣化を招来す
ることになる。
この発明は、上記従来のものの欠点を除去するためにな
されたもので、現像速度の異なる２層のホトレジスト膜
を用いて高融点金属よりなるゲート電極を、通常のリフ
ト−オフ法により形成することにより耐圧、高周波性能
が改善されたＧ ａ Ａ ＳＦｇＴを提供することを目
的とする。
されたもので、現像速度の異なる２層のホトレジスト膜
を用いて高融点金属よりなるゲート電極を、通常のリフ
ト−オフ法により形成することにより耐圧、高周波性能
が改善されたＧ ａ Ａ ＳＦｇＴを提供することを目
的とする。
以下、この発明の一実施例を図面を用いて詳述する。
第２図Ｃａ）〜（ｆ）はこの発明の一実施例に係るセル
７７ラインｆｊｌｌ ＧａＡｓ Ｆ Ｂ Ｔのプロセス
・７０−図を示す。
７７ラインｆｊｌｌ ＧａＡｓ Ｆ Ｂ Ｔのプロセス
・７０−図を示す。
第２図（ａ）は半絶縁性Ｇ ａ Ａ Ｓ基板１上に塗布
した第１のホトレジスト２を通常のホトリングラフィに
よって加工し、半絶縁性Ｑ ａ Ａ Ｓ基板１上にチャ
ネルとなるべき所定の領域に窓３を開孔した後、１＠Ｓ
Ｈ＋などのイオン注入によって不＋１ｊｌｉ Ｊｍ 濃
度〜１Ｑ１６〜ＩＱ”Ｑｆ”のｎ型半導体ノーとなるべ
き領域４を作製する工程、第２図（ｂ）は前記第１のホ
トレジスト２を除去した後、ウェハ全面に所定の厚さを
有する第２のホトレジスト６を塗布し、しかる後にウェ
ハをモノククルベンゼンあるいはモノンｐムベンゼン中
に浸潤するなどの方法によって、第２のホトレジスト６
の現像速度を低減する工程、第２図（Ｃ）は第２のホト
レジスト６上に全面に所定厚さの第３のホトレジスト１
０を塗布する工程、第２図（ｄ）はゲート電極パターン
を写真製版により形成した後、全面に高融点金属膜１１
、例えばＴｉＷ、ＴｉＴａ、ＴｉＷシリサイド、ＴｉＴ
ａ シリサイド、ＴａおよびＷをスパッタ蒸着あるいは
電子ビーム蒸着により形成する工程、第２図（ｅ）はリ
フト・オフ法により前記高融点金属膜１１よりなるＴ型
ゲート金属１２を形成した後、第４のホトレジスト１３
なバターニングし、前記Ｔ型ゲート金属１２および第４
のホトレジスト１３をマスクとして、ｎ 半導体層とな
るべき領域１形成用のイオン注入を実施する工程、第２
図（ｆ）は第４のホトレジスト１３を除去した後、ウェ
ハな水素雰囲気中８００℃±５０℃の高温でアニールす
ることによって、所定不純物濃度のｎ型半導体層４′、
ｎ半導体層１′を形成し、しかる後に、ｎ＋＋導体層７
′とオーム性接触するソース電極８およびドレイン電極
９を形成する工程である。
した第１のホトレジスト２を通常のホトリングラフィに
よって加工し、半絶縁性Ｑ ａ Ａ Ｓ基板１上にチャ
ネルとなるべき所定の領域に窓３を開孔した後、１＠Ｓ
Ｈ＋などのイオン注入によって不＋１ｊｌｉ Ｊｍ 濃
度〜１Ｑ１６〜ＩＱ”Ｑｆ”のｎ型半導体ノーとなるべ
き領域４を作製する工程、第２図（ｂ）は前記第１のホ
トレジスト２を除去した後、ウェハ全面に所定の厚さを
有する第２のホトレジスト６を塗布し、しかる後にウェ
ハをモノククルベンゼンあるいはモノンｐムベンゼン中
に浸潤するなどの方法によって、第２のホトレジスト６
の現像速度を低減する工程、第２図（Ｃ）は第２のホト
レジスト６上に全面に所定厚さの第３のホトレジスト１
０を塗布する工程、第２図（ｄ）はゲート電極パターン
を写真製版により形成した後、全面に高融点金属膜１１
、例えばＴｉＷ、ＴｉＴａ、ＴｉＷシリサイド、ＴｉＴ
ａ シリサイド、ＴａおよびＷをスパッタ蒸着あるいは
電子ビーム蒸着により形成する工程、第２図（ｅ）はリ
フト・オフ法により前記高融点金属膜１１よりなるＴ型
ゲート金属１２を形成した後、第４のホトレジスト１３
なバターニングし、前記Ｔ型ゲート金属１２および第４
のホトレジスト１３をマスクとして、ｎ 半導体層とな
るべき領域１形成用のイオン注入を実施する工程、第２
図（ｆ）は第４のホトレジスト１３を除去した後、ウェ
ハな水素雰囲気中８００℃±５０℃の高温でアニールす
ることによって、所定不純物濃度のｎ型半導体層４′、
ｎ半導体層１′を形成し、しかる後に、ｎ＋＋導体層７
′とオーム性接触するソース電極８およびドレイン電極
９を形成する工程である。
以上の工程により、この発明の目的とするショットキ障
壁ゲー） ＧａＡｓ Ｆ ＨＴを得ることができる。第
２図＜Ｃ＞の工程において、第２のホトレジスト６をモ
ノクロルベンゼンあるいは七ノア０ムベンゼン中に浸潤
することにより硬化させ、その結果、浸潤させない場合
と比べて現像速度を低減させであるため、あ２図（ｄ）
の工程においてゲート電極パターンを写真製版により形
成する場合、現像パターンの横方向の広がりが前記第２
のホトレジスト６と第３のホトレジスト１０で異なって
くる。その結果、第２図（ｅ）に示すように、前記高融
点ゲート電極５をリフト・オフ法により形成した場合、
Ｔ型の断面構造を得ることができる。
壁ゲー） ＧａＡｓ Ｆ ＨＴを得ることができる。第
２図＜Ｃ＞の工程において、第２のホトレジスト６をモ
ノクロルベンゼンあるいは七ノア０ムベンゼン中に浸潤
することにより硬化させ、その結果、浸潤させない場合
と比べて現像速度を低減させであるため、あ２図（ｄ）
の工程においてゲート電極パターンを写真製版により形
成する場合、現像パターンの横方向の広がりが前記第２
のホトレジスト６と第３のホトレジスト１０で異なって
くる。その結果、第２図（ｅ）に示すように、前記高融
点ゲート電極５をリフト・オフ法により形成した場合、
Ｔ型の断面構造を得ることができる。
このように、Ｔ型の高融点ゲート電極５と、この高融点
ゲート電極５をマスクとして注入して形成したｎ′半導
体層１′とが直接接触することがないため、ソース・ゲ
ート間およびドレイン・ゲート間抵抗Ｒ，および也の低
減効果を損なうことなく、ゲート・ソース間耐圧ｖｇ、
。およびドレイン・ソース間耐圧Ｖｄａｏを飛躍的に増
大することができる。また、ゲート・ソース間寄生＃ｔ
ｔＣ，ｓを、従来の製造方法に比べ十分小さな値に抑え
ることができるために、ＧａＡｓ Ｆ Ｂ Ｔのマイク
ロ波領域における冒周波特性およびＧ ａ Ａ Ｓデジ
タル集積回路に適用した場合の伝播遅延時間を著しく向
上させることができる。
ゲート電極５をマスクとして注入して形成したｎ′半導
体層１′とが直接接触することがないため、ソース・ゲ
ート間およびドレイン・ゲート間抵抗Ｒ，および也の低
減効果を損なうことなく、ゲート・ソース間耐圧ｖｇ、
。およびドレイン・ソース間耐圧Ｖｄａｏを飛躍的に増
大することができる。また、ゲート・ソース間寄生＃ｔ
ｔＣ，ｓを、従来の製造方法に比べ十分小さな値に抑え
ることができるために、ＧａＡｓ Ｆ Ｂ Ｔのマイク
ロ波領域における冒周波特性およびＧ ａ Ａ Ｓデジ
タル集積回路に適用した場合の伝播遅延時間を著しく向
上させることができる。
以上詳細に説明したように、この発明によれは、第１の
ホトレジスト上に、この第１のホトレジストよりも現像
速度の速い輿２のホトレジストを重ねた２層のホトレジ
ストを用いて高融点ゲート電極をリフト・オフ法により
形成したので、高融点ゲート電極の断面構造をＴ型にす
ることが可能となり、その結果、ゲート・ソース間およ
びドレイン・ソース間耐圧を低下させることなく、同時
に高周波特性の優れたＧａＡｓ Ｆ Ｅ Ｔをセルファ
ライン技術を用いて製造することができる利点がある。
ホトレジスト上に、この第１のホトレジストよりも現像
速度の速い輿２のホトレジストを重ねた２層のホトレジ
ストを用いて高融点ゲート電極をリフト・オフ法により
形成したので、高融点ゲート電極の断面構造をＴ型にす
ることが可能となり、その結果、ゲート・ソース間およ
びドレイン・ソース間耐圧を低下させることなく、同時
に高周波特性の優れたＧａＡｓ Ｆ Ｅ Ｔをセルファ
ライン技術を用いて製造することができる利点がある。
第１図（ａ）〜（ｆ）は従来のセルフ７ライン型ＧａＡ
ＳＦＢＴの製造プロセスを示すプロセス・フロー図、第
２図（ａ）〜（ｆ）はこの発明の一実施例を示すセルフ
７ライン型Ｇ ａ Ａ ｓ Ｆ ｈ Ｔの製造プロセス
を示すプロセス・フロー図である。 図中、４′はｎ型半導体層、６は第２のホトレジスト、
７′はｎ＋半導体層、８はソース電極、９はドレイン電
極、１０は第３のホトレジスト、１２はＴ型ゲート金属
である。 なお、図中の同一符号は同一または相当部分を示す■ 代理人 大岩増雄 （外２名ン 第１図 手続補正書（方式） 特許庁長官殿 １、事件の表示 特願昭５！３−００２１１５２号２、
発明の名称 半導体装置の製造装置す迅事件との関係
特許出願人 住 所 東京都千代田区丸の内二丁１」２番３号名 称
（６０１）三菱電機株式会社 代表者片山仁八部 ４、代理人 ５、補正命令の日付 昭和５９年３月２７日６、補正の
対象 明細書の図面の簡単な説明の欄 ７、補正の内容 明細書第８頁最下行の「第１図（ａ）〜（ｆ）ｊを、［
第１図（ａ）〜（ｄ）」と補正する。 以上 特許庁長官殿 ３．補正をする者 ５、補正の対象 明細書の特許請求の範囲の欄２発明の詳細な説明の欄−
抄＝瓢蓼誦功４１竜老嘲専曙 ６、補正の内容 （１）明細書の特許請求の範囲を別紙のように補正する
。 （２）明細書第１頁２０行の「砒化カリウム」を、「砒
化ガリウム」と補正する。 （３）同じく第２頁１３行の「〜３Ｘ１０’７Ｃｍ＝
Ｊを、ｒ〜４Ｘ １０” ｃｍ−ｊ」と補正する。 （４）同じく第２頁１８行の「障害特性」を、「障壁特
性」と補正する。 （５）同じく第２頁１３行ｃｙ） ｒ 〜１０” ｃｍ
−”」を、「〜４Ｘ １０” ｃｍ−３Ｊと補正する。 （６）同じく第７頁１７行のｒｎ’半導体層７゛」を、
「ｎ＋半導体層７′」と補正する。 以上 ２、特許請求の範囲 ソース電極、ドレイン電極、高融点ゲート電極、チャネ
ルを形成するｎ型半導体層および前記ソース電極とドレ
イン電極の下地を形成する高濃度ｎ＋半導体層を有する
砒化ガリウム電界効果トランジスタの製造方法において
、第１のホトレジスト上にこの第１のホトレジストより
も現像速度の速い第２のホトレジストを重ねた２層のホ
トレジストを用いてＴ聖断面構造を有する前記高融点ゲ
ート電極をリフト・オフ法により形成する工程と、前記
高融点ゲート電極をマスクとして６７ｒ記高濃度ｎ＋半
導体層形成のためのイオン注入を実施する工程とを含む
ことを特徴とする半導体装置の製造方法。
ＳＦＢＴの製造プロセスを示すプロセス・フロー図、第
２図（ａ）〜（ｆ）はこの発明の一実施例を示すセルフ
７ライン型Ｇ ａ Ａ ｓ Ｆ ｈ Ｔの製造プロセス
を示すプロセス・フロー図である。 図中、４′はｎ型半導体層、６は第２のホトレジスト、
７′はｎ＋半導体層、８はソース電極、９はドレイン電
極、１０は第３のホトレジスト、１２はＴ型ゲート金属
である。 なお、図中の同一符号は同一または相当部分を示す■ 代理人 大岩増雄 （外２名ン 第１図 手続補正書（方式） 特許庁長官殿 １、事件の表示 特願昭５！３−００２１１５２号２、
発明の名称 半導体装置の製造装置す迅事件との関係
特許出願人 住 所 東京都千代田区丸の内二丁１」２番３号名 称
（６０１）三菱電機株式会社 代表者片山仁八部 ４、代理人 ５、補正命令の日付 昭和５９年３月２７日６、補正の
対象 明細書の図面の簡単な説明の欄 ７、補正の内容 明細書第８頁最下行の「第１図（ａ）〜（ｆ）ｊを、［
第１図（ａ）〜（ｄ）」と補正する。 以上 特許庁長官殿 ３．補正をする者 ５、補正の対象 明細書の特許請求の範囲の欄２発明の詳細な説明の欄−
抄＝瓢蓼誦功４１竜老嘲専曙 ６、補正の内容 （１）明細書の特許請求の範囲を別紙のように補正する
。 （２）明細書第１頁２０行の「砒化カリウム」を、「砒
化ガリウム」と補正する。 （３）同じく第２頁１３行の「〜３Ｘ１０’７Ｃｍ＝
Ｊを、ｒ〜４Ｘ １０” ｃｍ−ｊ」と補正する。 （４）同じく第２頁１８行の「障害特性」を、「障壁特
性」と補正する。 （５）同じく第２頁１３行ｃｙ） ｒ 〜１０” ｃｍ
−”」を、「〜４Ｘ １０” ｃｍ−３Ｊと補正する。 （６）同じく第７頁１７行のｒｎ’半導体層７゛」を、
「ｎ＋半導体層７′」と補正する。 以上 ２、特許請求の範囲 ソース電極、ドレイン電極、高融点ゲート電極、チャネ
ルを形成するｎ型半導体層および前記ソース電極とドレ
イン電極の下地を形成する高濃度ｎ＋半導体層を有する
砒化ガリウム電界効果トランジスタの製造方法において
、第１のホトレジスト上にこの第１のホトレジストより
も現像速度の速い第２のホトレジストを重ねた２層のホ
トレジストを用いてＴ聖断面構造を有する前記高融点ゲ
ート電極をリフト・オフ法により形成する工程と、前記
高融点ゲート電極をマスクとして６７ｒ記高濃度ｎ＋半
導体層形成のためのイオン注入を実施する工程とを含む
ことを特徴とする半導体装置の製造方法。
Claims (1)
- 【特許請求の範囲】 ソース電掩、ドレイン電ａ！、高融点ゲート電極。 チャネルを形成するｎ型半導体層および前記ソース電極
とドレイン電槽の下地を形成する高濃ｉｎ半導体層を有
する砒化カリウム電界効果トランジスタの製造方法にお
いて、第１のホトレジスト上にこの第１のホトレジスト
よりも現像速度の速い第２のホトレジストを重ねた２層
のホトレジストを用いてＴ載断面構造を有する前記高融
点ゲート電極をリフト・オフ法により形成する工程と、
前記高融点ゲート電極をマスクとして前記高濃度ｎ＋半
導体層形成のためのイオン注入な実施する工程とを含む
ことを特徴とする半導体装置の製造方法０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP295284A JPS60145673A (ja) | 1984-01-09 | 1984-01-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP295284A JPS60145673A (ja) | 1984-01-09 | 1984-01-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60145673A true JPS60145673A (ja) | 1985-08-01 |
Family
ID=11543703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP295284A Pending JPS60145673A (ja) | 1984-01-09 | 1984-01-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60145673A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100309136B1 (ko) * | 1995-12-29 | 2003-07-12 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 제조방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55105326A (en) * | 1979-02-07 | 1980-08-12 | Matsushita Electronics Corp | Manufacturing method of electrode of semiconductor device |
| JPS57152166A (en) * | 1981-03-13 | 1982-09-20 | Nec Corp | Manufacture of schottky barrier gate field effect transistor |
-
1984
- 1984-01-09 JP JP295284A patent/JPS60145673A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55105326A (en) * | 1979-02-07 | 1980-08-12 | Matsushita Electronics Corp | Manufacturing method of electrode of semiconductor device |
| JPS57152166A (en) * | 1981-03-13 | 1982-09-20 | Nec Corp | Manufacture of schottky barrier gate field effect transistor |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100309136B1 (ko) * | 1995-12-29 | 2003-07-12 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 제조방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5950567A (ja) | 電界効果トランジスタの製造方法 | |
| JPH02148738A (ja) | 電界効果トランジスタの製造方法 | |
| JP3075831B2 (ja) | 電界効果型トランジスタ及びその製造方法 | |
| US6548356B2 (en) | Thin film transistor | |
| JP2550013B2 (ja) | 電界効果トランジスタ | |
| JPS60145673A (ja) | 半導体装置の製造方法 | |
| JPS6292481A (ja) | 半導体装置の製造方法 | |
| US6528830B1 (en) | Thin film transistor | |
| JPS59194476A (ja) | 半導体装置の製造方法 | |
| JPS61222177A (ja) | シヨツトキゲ−ト電界効果トランジスタ及びその製造方法 | |
| JPS61222176A (ja) | シヨツトキゲ−ト電界効果トランジスタ及びその製造方法 | |
| JPS6292377A (ja) | 電界効果トランジスタの製造方法 | |
| JPS6057980A (ja) | 半導体装置の製造方法 | |
| JPS59195874A (ja) | 電界効果トランジスタの製造方法 | |
| JPS58102564A (ja) | 電界効果トランジスタの製造方法 | |
| JPH03159178A (ja) | 容量性ショットキダイオードの製造方法 | |
| JPH0330434A (ja) | 電界効果トランジスタ | |
| JPS6260269A (ja) | 電界効果トランジスタの製造方法 | |
| JPS61222271A (ja) | 電界効果トランジスタ及びその製造方法 | |
| CA2101125A1 (en) | Field-effect transistor and method for fabricating the same | |
| JPS6038883A (ja) | ショットキゲ−ト型ｆｅｔの製造方法 | |
| JPS58123778A (ja) | シヨツトキゲ−ト電界効果トランジスタとその製造方法 | |
| JPH03116936A (ja) | 化合物半導体装置 | |
| JPS60128672A (ja) | シヨツトキゲ−ト型ｆｅｔの製造方法 | |
| JPS6260268A (ja) | 電界効果トランジスタの製造方法 |