JPS58123778A - シヨツトキゲ−ト電界効果トランジスタとその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はマイクロ波特性が良好でしかも製造が容易なシ
ョットキゲート電界効果トランジスタに関するものであ
る。

本発明は、材料については何ら制限されるものではな（
、Ｓｉなどの単元素半導体あるいは化合物半導体など広
く一般の半導体材料に適用できるものであるが、以下半
導体材料として動作速度の大きい利点をもつ化合物半導
体のうちＧａＡｓを例にとって説明を行う。

従来のショットキゲート電界効果トランジスタの一般的
な構造は、第１図の断面図に例示するように、ＧａＡｓ
なとの半絶縁性半導体基板１１の表面にエピタキシャル
成長やイオン注入によって一様な厚さのｎ型動作層１２
を形成したのち、この動作層の表面に金属を蒸着させる
方法等によりソース電極１３、ドレイン電極１４及びシ
ョットキゲート電極１５を形成したものである。このよ
うな従来構造のショットキゲート電界効果トランジスタ
においては、ゲート・ソース間抵抗が大きいと、このト
ランジスタのマイクロ波特性、特に雑音特性が劣化する
ことが知られている。またスイッチング速度が遅くなる
。マイクロ波特性を改良するにはゲート・ソース間抵抗
を下げることが必要であり、この目的を達成するには動
作層１２のキャリア濃度を高めるか又は動作層を厚くす
ることが必要であるが、いずれの方法においてもピンチ
オフ電圧が過大になるという間−を生ずる。また、１１
゜ キャリア濃度を高めた場合にはゲートの耐圧が小さくな
るという問題がさらに生ずる。

このような問題を解決するため、第２図に例示するよう
に、ピンチオフ電圧を支配するゲート直下の動作層１２
’の厚みを所望値に保ったまま、ソース電極近傍の動作
層１２″の厚みを大きくする構造が提案されている。こ
の構造は、まずソース電極１３及びドレイン電極１４直
下の厚みに相当する一様な厚みの動作層を形成したのち
、ゲート電極１５の直下となるべき箇所１２’　　のみ
をエツチング等により薄くしたのち、各電極１３．１４
及び１５を形成している。

しかしながらこのような構造では、動作層表面が平坦で
ないから電極形成のための微細なホトリソグラフィ等が
困難であるばかりでなく、動作層のエツチング制御に極
めて厳しい精度が要求されるために歩留りが低くなって
しまう欠点がある。

すなわち、ＭＥ　Ｓ　Ｆ　ＥＴの高周波特性を向上させ
るためには、ゲート長を極力小さくする必要がありその
ために素子製作ｉ極めて微細な精密加工が要求される。

しかし、従来の製造方法においては、　　　　・ゲート
電極１５のパターンをレジストに形成する際に、そのゲ
ートパターンの極く近傍にソース電極１３およびドレイ
ン電極１４による段差が、動作領域１２の段差に加えて
存在するため、平坦面におけるときよりもフォトレジス
トパターンの解像度が低下し、１μｍ程度の短いゲート
パターンを確実に形成することが困難であった。特にＧ
ａＡｓ　　等の化合物半導体では、ゲート電極１５を形
成する前にソース電極１３およびドレイン電極１４の合
金処理を行なって、その接触抵抗の低下を図ることが一
般に行なわれているが、接触抵抗を充分小さくしようと
して充分な高温で、しかも長時間の合金処理を行なうと
ソース、ドレイン電極金属の凝集がおこり、著しく大き
な段差が生じ易く、このことも、ゲート用フォトレジス
トパターンの解像度を悪化させる原因になっている。

また、ゲート電極１５は既に形成されているソース電極
１８とドレイン電極１４の中間に±０．８μｍ以下の位
置精度で形成する必要がある。さらにソース電極１８と
ゲート電極１５の間隔は、ＭＥＳＦＥＴの電気的特性に
あって、ソースゲート間の寄生抵抗、寄生容量に直接影
響するので、両電極間の距離はできる限り小さく、かつ
高精度に制御する必要があり、上述の位置精度は、この
電極間距離の点でも必要となる。しかしこの様な微細パ
ターンを高精度で形成することは、従来の技術では極め
て困難であ怜、従って製造歩留りが著しく低いという問
題点があった。

本発明は上述した従来の問題点に鑑みてなされたもので
あり、その目的とするところは、マイクロ波特性及び歩
留りが良好なショットキゲート電界効果トランジスタを
提供することにある。

以下本発明の詳細を実施例によって説明する。

第８図は本発明の一実施例のショットキゲート電界効果
トランジスタの断面図であり、２１はＧａＡｓなとの半
絶縁性半導体基板、２２はｎ型動作層、２８はソース電
極、２４はドレイン電極、２５はショットキゲート電極
である。２６は絶縁膜である。

本発明の電界効果トランジスタは第３図に例示するよう
に、動作層表面が平坦でかつソース゛ドレイン間の動作
層２２″の厚さをゲート直下の動作層２２′の厚さより
も大きくした構造でかつソース・ドレイン間の動作層２
２″とゲート電極２５とが同一の絶縁材料からなるパタ
ーンを基に形成されるいわゆる七ルファライメント方法
を用いる。このためゲート電極２５と第２の動作層部分
２２″の位置関係が自動的に決定される。くのことから
本発明によれば、製造工程が簡便になり歩留りが向上す
ると同時に微細な加工が可能になる等の利点を有する。

第４図は、第３図の電界効果トランジスタの製造方法の
一例を示す断面図である。

まず第４図（Ａ）に示すように、ＧａＡｓの半絶縁性基
板２１の表面に任意の材料からなるパターン２７を形成
する。このパターン２７をマスクとして用いて１回目の
イオン注入を行い、マスクされない詮所に注入層２２″
を形成する。１回目のイオン注入の条件としては後に行
うＦＥＴの動作層にあたる２回目の注入層よりも深く注
入１するために注入エネルギが２回目のものよりも大′
：きく、かつ注入層は表面近くのキャリア濃度が２回目
のキャリア濃度に比べて過大にならないような値に選択
されるこれはゲートに印加される電圧によって絶縁破壊
が生じないようにするためと、またゲート容量を過大と
ならないようにするためである。このような注入条件の
一例として、注入エネルギを４００ＫｅＶ　１注大量を
８．９　Ｘ　１０１２ドーズ／　ｃｍ”の値に選択した
場合のキャリア密度分布の理論値を第５図の点線３２で
例示する。

マスク用パターン２７としては、通常のフォトリソグラ
フィによって形成したレジストパターンが最も一般的で
ある。本実施例では厚さ１．５μｍのポジレジスト（Ａ
Ｚ−１３５０Ｊ）を用いて形成した。

ここでマスク用パターン２７はイオン注入や熱拡散のマ
スクの役割を果たす材料でかつ絶縁膜２６に対し選択的
に除去できれば良（実施例のフォトレジストに限定され
るものではない。

次いで、試料全面に絶縁膜２６を設ける（第１図［Ｆ］
））。この−例としては、試料全面に真空蒸着、、″、
。

法でＳ　ｉｃｈ膜を０．２μｍ　の厚さに堆積させた。

マスク用パターン２７を選択的に除去することによりマ
スク用パターン２７と反転した絶縁膜２６を得る。これ
をマスクとして第２回目のイオン注入を行ない動作層２
２′を形成する。この動作層の厚み及びキャリア濃度は
所望のピンチオフ電圧を実現する値に選択される。例え
ば、ピンチオフ電圧０゜Ｏｖ（ノーマリオフ）を実現す
るなめに、イオン注入の条件として、注入エネルギ１２
０ＫｅＶ１注大量５．３　Ｘ　］　０”ドーズ／１Ｙｎ
１１（ただし活性率を１００％とする。）が選択される
。このような条件のもとに得られるキャリア濃度分布の
理論値を第５図の一点鎖線３１で示す。

第５図から明らかなように、ソース電極２３近傍の動作
層２２″内のキャリア濃度は、ゲート電極２５の直下の
動作層２２′内のキャリア濃度と比較−して結晶表面近
くでは小さな値となっている。このことは、ゲート電極
２５の端部が動作層２２″に接する部分に生ずるゲート
縁端容量を微小な値にとどまらせる効果がある。このた
めＦＥＴのカットオフ周波数を大きくする効果があり、
またディジタル回路に用いた場合のスイッチング速度を
速くする効果がある。

また第５図から明らかなように、ソース電極２３近傍の
動作層２２″内のキャリア総数はゲート電極２５の直下
の動作層２２′内のキャリア総数に比べて約７，５倍大
きく、そのためゲート・ソース間抵抗は動作層２２′が
一様に形成される場合に比べて少なくとも約７．５分の
１に低下する。

この後アニールによって注入元素の活性化を行なう。

次いで絶縁膜２６を通常のフォトリングラフィとＣＦ４
プラズマエツチングにより窓開けし、第４図（Ｃ）に示
すように、絶縁パターン２６を形成し、ソース電極２３
、ドレイン電極２４を形成する。

最後に、第４図の）に示すように、通常の蒸着及びリソ
グラフィ技術を用いてゲート電極２５を形成する。

ここで明記すべきことは、ゲート電極２５の形式に際し
、すてた前工程において動作層２２′と正確に位置を同
一とする部分に酸化シリコン（Ｓｉｎ２）膜２６の窓が
形成されているため、ゲート電極２５が動作層と直接に
接触する部分すなわちショットキ接合部は、動作層２２
′の部分と正確に同一部に形成され、ショットキ接合部
は動作層２ｇ’とは重なりを有しないということである
。このため後に詳述するように不要な静電容量の増大を
伴うことがなくすぐれたマイクロ波特性を有するＭＥ　
Ｓ　ＦＥ　Ｔが得られるのである。

一方動作層２２′と２２″の境界ではイオン注入とアニ
ールの際に横方向への注入元素の拡がり）；よってオー
バラップし境界部の濃度は１回目のイオン注入による濃
度に２回目のイオン注入による濃度を加算した値となり
、このため動作層２２′と２２″の電気的接続は充分な
される。

なお絶縁膜２６はアニール等の高温プロ七スに耐性を有
すれば本発明の要素を満たす。このため材料としては酸
化シリコンに何ら限定されるものでなく８００°Ｃ程度
の温度でも半導体と不必要な反応を生じない耐熱性の優
れた絶縁性材料であれば１、。

良く窒化シリコン、酸化アルミ巨つム、窒化アルミニウ
ム等の金属酸化物や金属窒化物膜が可能である。

この様な絶縁膜２６を形成する別の方法も可能である。

第４図（Ｂ）に示される工程において真空蒸着法によっ
てＡノを蒸着しこれを陽極酸化法、プラズマ酸化法等の
表面絶縁化法によって酸化アルミニウムに変換すれば前
述の実施例と同等の絶縁膜パターン２６を得る。この場
合蒸着材料としてはＡノに限定されるものでなく表面絶
縁化法によって絶縁化し得る材料であれば本発明の要素
を満たすものでありＴｉ、Ｍｏ、Ｗ等の材料も適用し得
る。

さらに本発明からなるＦＥＴの特性をより向上させる一
方法としてソース電極２８、ドレイン電極２４の直下の
動作層２２″の表面近傍に高濃度イオン注入層を形成す
ることも可能である。これは両電極のオーミック特性を
改善するために有効な手段となる。このためには図４−
［Ｆ］）の工程の後、絶縁膜パターン２６のソース電極
、ドレイン電極を設ける位置を窓開けし、例えば加速電
圧３０Ｋｅ〜・、′）。

ドーズ量Ｉ　Ｘ　１０１３／ｅｒｒ？のＳｉ＋イオンを
注入する。前述の実施例に関しては通常のフォトリング
ラフィで形成したレジストパターンをマスクとして緩衝
フッ酸液でエツチングすることによや開口する。この後
アニールによって注入元素の活性化を行ない図４．−　
（Ｃ）　、　ＩＩ））の如く各電極を形成すれば本発明
からなるＦＥＴが実現する。

以上第８図に例示した構造の電界効果トランジスタをイ
オン注入法により製造する例を説明したが、これを熱拡
散法により製造することもできる。

すなわち、まず拡散定数の小さなドーパントを基板表面
に接触させて熱波・散を行なうことにより、第４図へ）
の動作層２２′に相当する浅い拡散層を形成する。次に
マスク用パターン２７を遮蔽物としてゲート直下の領域
以外の箇所に拡散定数の大きなドーパントを接触させて
熱拡散を行なうことにより、第４図［Ｆ］）の動作層２
２″に相当する浅い拡散層と深い拡散層から成る混成拡
散層を形成し、最後に電極２３．２４及び２５を前記実
施例に準じて形成すればよい。あるいはまた、ゲート部
分には拡散定数の小さなドーパントを堆積し、一方ゲー
ト・ソース間には拡散定数の大きなドーパントを堆積さ
せたのち、各領域の同時熱拡散を行わせることにより第
８図の構造を実現してもよい。

第８図における動作層２２′の長さが短いほど、ゲート
・ソース間の直列抵抗が小さくなって特性上有利となる
。ただしこの長さを短かくすることは、第４図に例示し
た製造方法においてマスク２７の長さを短かくすること
が困難である等の微細加工技術の限界によってのみ制限
されるだけである。

次に、動作層２２′の長さとゲート電極２５のショット
キ接合部の長さの関係を説明すれば、動作層２２′が比
較的厚いノーマリオン型においては、動作層２２′の長
さがゲート電極２５の長さより多少長くても実用上十分
な特性が得られる。これは動作層２２′が比較的厚いた
め表面から素子内部に拡がっている空乏層の厚みが動作
層２２′の全厚みを占めず、従って動作層２２′のゲー
ト直下を除く部分がゲート・ソース間抵抗を極端に増大
させるような問題を生じないからである。これに対して
表面からの空乏層厚みが動作層２２′の層厚みの全体を
占めるようなノーマリオフ型においては、第３図の一点
鎖線で例示するように動作層２２′の長さが電極２５の
長さよりも大であれば、動作層２２′のゲート直下を除
く部分において空乏層が厚み方向一杯に形成され、この
結果ゲート・ソース間抵抗が著じるしく大となり、極端
な場合電流が完全に阻止されるという問題が生ずる。

従ってノーマリオフ型においては、ゲート電極２５の長
さが動作層２２′よ怜も大きくなければならない。しか
しながらゲート電極２５のショットキ接合部が動作層２
２″となる部分、すなわちゲート電極２５のショットキ
接合部において、動作層２２′よりも長さが過大となる
部分は、単に静電容量を増大するのみで有効な作用をし
ないので、この過大部分を可能な限り短くすることが、
素子の動作速度を速くする上で有効である。すなわち、
理想的には、第３図に例示するように、ゲート電極２５
のショットキ接合部の長さと動作層２２′の長さを等し
く形成することが特にノーマリオフ型仝 においては有効な手段である。

本発明においては絶縁膜２７を用いてセルファラインに
より２２′の長さと、ゲート電極２５のシヨされるため
、ノーマリオフ型の特性が著しく向上するものである。

以上の実施例では半導体結晶としてＧａＡｓを使用する
場合を例示したが、必要に応じてＩｎＰその他のＩ−Ｖ
族化合物半導体やＳｔ等任意の半導体を使用することが
できる。

以上詳細に説明したように、本発明のショットキゲート
電界効果トランジスタはゲート・ソース間の動作層が厚
く、キャリア濃度は動作層全体にわたってほぼ一定であ
り、しかもゲート電極直下の動作層とゲート電極が同一
位置に形成される構造であるから、高周波特性が良く、
ゲート逆耐圧が高くかつ歩留りの良好なショットキゲー
ト電界効果トランジスタを従来より簡便な工程で実現す
ることができる。

【図面の簡単な説明】

、　　′山・ 第１図、第２図は従来例の断面図、第３図は本発明の一
実施例の断面図、第４図（Ａ）〜ｐ）は第３図の電界効
果トランジスタの製造方法の一例を示す断面図、第５図
は第８図の電界効果トランジスタの動作層内のキャリア
濃度分布図である。 ２１・・・半絶縁性半導体基板、２２・・・動作層、２
２′・・・動作層の第１の部分、２２″・・・動作層の
第２の部分、２３・・・ソース電極、２４・・　ドレイ
ン電極、２５・・・ゲート電極、２６・・・絶縁膜パタ
ーン、２７・・・マスク用パターン ７１図 芳２図 １′ｒ４図

Claims (2)

【特許請求の範囲】
1. （１）半絶縁性半導体基板、該半導体基板の表面に形成
   された動作層ならびに該動作層上に形成されたソース電
   極、ショットキゲート電極、及びドレイン電極を備えた
   ショットキゲート電界効果トランジスタにおいて、前記
   動作層が所定のピンチオフ電圧を与えるような厚みを有
   して前記ゲート電極直下に形成されている第１の部分と
   該第１の部分内の不純物濃度と略々等しい不純物濃度を
   有しかつ該第１の部分の厚みよりも大きな厚みを有しか
   つ該第１の部分に接してその両側に形成された第２の部
   分とから構成されており、ゲート電極が第１の動作層部
   分と同位置に開口部を持つ絶縁膜を介して第１の部分と
   同等以上の電極長さで形成されショットキ接合が該絶縁
   膜開口部にのみ形成されていることを特徴とするショッ
   トキゲート電界効果トランジスタ。
2. （２）半絶縁性半導体基板の表面にパターンを形成し、
   該パターンをマスクとして深い動作層若しくは拡散層を
   形成し、該パターンと反転した絶縁膜パターンを形成し
   、該絶縁膜パターンをマスクとして浅い動作層もしくは
   拡散層を形成し、しかる後ソース電極、ドレイン電極を
   形成し、最後にゲート電極を形成することを特徴とする
   ショットキゲート電界効果トランジスタの製造方法。