JPS59194476A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59194476A JPS59194476A JP6854983A JP6854983A JPS59194476A JP S59194476 A JPS59194476 A JP S59194476A JP 6854983 A JP6854983 A JP 6854983A JP 6854983 A JP6854983 A JP 6854983A JP S59194476 A JPS59194476 A JP S59194476A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半導体装置の製造方法、・特にセルファライ
ン型砒化ガリウム電界効果トランジスタ（以下ＧａＡｓ
Ｆ Ｅ Ｔと略称する）における動作層の形成方法に
関するものである。
ン型砒化ガリウム電界効果トランジスタ（以下ＧａＡｓ
Ｆ Ｅ Ｔと略称する）における動作層の形成方法に
関するものである。
従来例によるこの種のセルファライン型ＧａＡｓＦＥＴ
の製造方法を第１図（ａ）ないしくｄ）に示す。
の製造方法を第１図（ａ）ないしくｄ）に示す。
まず半絶縁性ＧａＡｓ基板（１）上に第１のホトレジス
ト層（２）を塗着させ、これを通常のホトリソグラフィ
により加工して、所定や動作層となるべき領域対応に選
択的に開口（３）を窓開けし、例えばイオン種として
Ｓｌを用−いたイオン注入によシ、濃度１０ 〜１０
ｃｍ の範囲のｎ型半導体層によるチャネル層とな
るべき領域（４１を形成しく第１図（ａ））、また前記
ホトレジスト層（２）を除去したのち、前記イオン注入
層のアニール温度、こ＼では８００±５０℃程度の高温
熱処理によっても安定なショットキ障壁特性を維持し得
る高融点金属２例えばＴｉＷ、ＴｉＴａ、ＴｉＷシリサ
イド、ＴｉＴａシリサイド、Ｔａ、ＷｊおよびＭＯなど
を全面スパッタ蒸着、あるいは電子ビーム蒸着し、リア
クティブイオンエツチングなどのドライエツチング技術
を用いて、・ 前記領域（４）の所定の位置に高融点ゲ
ート電極（５）を選択的に形成する（第１図（ｂ））。
ト層（２）を塗着させ、これを通常のホトリソグラフィ
により加工して、所定や動作層となるべき領域対応に選
択的に開口（３）を窓開けし、例えばイオン種として
Ｓｌを用−いたイオン注入によシ、濃度１０ 〜１０
ｃｍ の範囲のｎ型半導体層によるチャネル層とな
るべき領域（４１を形成しく第１図（ａ））、また前記
ホトレジスト層（２）を除去したのち、前記イオン注入
層のアニール温度、こ＼では８００±５０℃程度の高温
熱処理によっても安定なショットキ障壁特性を維持し得
る高融点金属２例えばＴｉＷ、ＴｉＴａ、ＴｉＷシリサ
イド、ＴｉＴａシリサイド、Ｔａ、ＷｊおよびＭＯなど
を全面スパッタ蒸着、あるいは電子ビーム蒸着し、リア
クティブイオンエツチングなどのドライエツチング技術
を用いて、・ 前記領域（４）の所定の位置に高融点ゲ
ート電極（５）を選択的に形成する（第１図（ｂ））。
ライで前記と同様に第２のホトレジス） 層（６１ト前
記ゲート電極（５）とをマスクにして、このゲート電極
（５）の両側に、例えばイオン種として＊ＱＳｉ＋、。
記ゲート電極（５）とをマスクにして、このゲート電極
（５）の両側に、例えばイオン種として＊ＱＳｉ＋、。
Ｂ＋、またはＳｅ＋などを用いたイオン注入によシ、不
純物濃度１０１−−８以上の高濃度のｎ＋半導体層とな
るべき領域（７）を形成しく第１図（Ｃ） ） 、さら
に前記ホトレジスト層（６）を除去したのち、水素雰囲
気中で８００℃前後の温度によシアニｉルして、チャネ
ル層としてのｎ型半導体層（８）、ソース領域としての
ｎ＋半導体層（９）、およびドレイン領域とし５てのｎ
半導体層ｆｆＯ］を形成させ、かつ各ｎ半導体層（９）
、 （１（１にソース電極ａυ、ドレイン電極（１２
を形成させるのである（第１図（ｄ））。
純物濃度１０１−−８以上の高濃度のｎ＋半導体層とな
るべき領域（７）を形成しく第１図（Ｃ） ） 、さら
に前記ホトレジスト層（６）を除去したのち、水素雰囲
気中で８００℃前後の温度によシアニｉルして、チャネ
ル層としてのｎ型半導体層（８）、ソース領域としての
ｎ＋半導体層（９）、およびドレイン領域とし５てのｎ
半導体層ｆｆＯ］を形成させ、かつ各ｎ半導体層（９）
、 （１（１にソース電極ａυ、ドレイン電極（１２
を形成させるのである（第１図（ｄ））。
しかし乍らこのような従来のセルファライン技術を用い
た製造方法にあっては、各ｎ 半導体層（９）、αｑが
高融点ゲート電極（５）と直接接触して形成されるので
、ソース・ゲート間およびドレイン・ゲート間の抵抗Ｒ
ｓおよびＲｄを低減できる半面、ソース・ゲート間およ
びドレイン・ゲート間耐圧ＶｇｓｏおよびＶｄ５ｏが著
るしく低くなってしまうという致命的な欠点を有してい
る。
た製造方法にあっては、各ｎ 半導体層（９）、αｑが
高融点ゲート電極（５）と直接接触して形成されるので
、ソース・ゲート間およびドレイン・ゲート間の抵抗Ｒ
ｓおよびＲｄを低減できる半面、ソース・ゲート間およ
びドレイン・ゲート間耐圧ＶｇｓｏおよびＶｄ５ｏが著
るしく低くなってしまうという致命的な欠点を有してい
る。
すなわち、例えば前記ｎ 半導体層（９１、Ｑｌの不純
物濃度が１０１８ｔｙｎ−８で、ソース・ゲート間およ
びドレイン会ゲート間距離がそれぞれ２μｍの場合、そ
の耐圧Ｖｇｓ６およびＶｄ５ｏはいずれも約５Ｖ前後の
実用上支障をきたす程度の低い値を示す。また一方、高
融点ゲート電極（５）がソース領域としてのｎ＋半導体
層（９）と近接する結果、ゲート・ソース間の寄生容量
Ｃｇｓが著るしく増大してしまつ゛Ｃ１素子の遮断周波
数ｆ Ｔ （＝ｇｍ／２πＣｇｓ）の低下に代表される
高周波性能の悪化、あるいはデジタル集積回路に用いた
ときのイントリンシックな伝播遅延時間の増大などの素
子劣化を招来することになるものであった。
物濃度が１０１８ｔｙｎ−８で、ソース・ゲート間およ
びドレイン会ゲート間距離がそれぞれ２μｍの場合、そ
の耐圧Ｖｇｓ６およびＶｄ５ｏはいずれも約５Ｖ前後の
実用上支障をきたす程度の低い値を示す。また一方、高
融点ゲート電極（５）がソース領域としてのｎ＋半導体
層（９）と近接する結果、ゲート・ソース間の寄生容量
Ｃｇｓが著るしく増大してしまつ゛Ｃ１素子の遮断周波
数ｆ Ｔ （＝ｇｍ／２πＣｇｓ）の低下に代表される
高周波性能の悪化、あるいはデジタル集積回路に用いた
ときのイントリンシックな伝播遅延時間の増大などの素
子劣化を招来することになるものであった。
この発明は従来のこのような欠点に鑑み、高融点ゲート
金属に近接したｎ＋半導体層の部分にのみ、選択的にイ
ントリンシック層形成のためのイオン種を注入して、同
部分を低濃度化することによシ、耐圧、高周波特性を改
善したものである。
金属に近接したｎ＋半導体層の部分にのみ、選択的にイ
ントリンシック層形成のためのイオン種を注入して、同
部分を低濃度化することによシ、耐圧、高周波特性を改
善したものである。
以下、この発明方法の一実施例につき、第２図（ａ）な
いしくｆ）を参照して詳細に説明する。
いしくｆ）を参照して詳細に説明する。
この実施例方法においても、まず半絶縁性ＧａＡｓ基板
（１）上に第１のホトレジスト（２）を塗着させ、これ
を通常のホトリソグラフィによシ加工して、所定の動作
層となるべき領域対応に選択的に開口（３）を窓開けし
、イオン注入によシネ鈍物濃度１０〜１０ｃｒｎ の
範囲のｎ型半導体層によるチャネル層となるべき領域（
４）を形成しく第２図（ａ） ） 、また前記ホトレジ
スト層（２）を除去したのち、今度は一旦、その全面に
シリコン窒化膜ＳｉｇＮ＋ 、あるいはシリコン酸化膜
５ｉｎｓなどの絶縁膜（１３を被覆し、かつその上に第
２のホトレジスト層Ｉを塗着してから、所定のゲート電
極を形成すべき部分対応に、ホトリングラフィによシ選
択的に開口（１５１を窓開けする（第２図Φ））。
（１）上に第１のホトレジスト（２）を塗着させ、これ
を通常のホトリソグラフィによシ加工して、所定の動作
層となるべき領域対応に選択的に開口（３）を窓開けし
、イオン注入によシネ鈍物濃度１０〜１０ｃｒｎ の
範囲のｎ型半導体層によるチャネル層となるべき領域（
４）を形成しく第２図（ａ） ） 、また前記ホトレジ
スト層（２）を除去したのち、今度は一旦、その全面に
シリコン窒化膜ＳｉｇＮ＋ 、あるいはシリコン酸化膜
５ｉｎｓなどの絶縁膜（１３を被覆し、かつその上に第
２のホトレジスト層Ｉを塗着してから、所定のゲート電
極を形成すべき部分対応に、ホトリングラフィによシ選
択的に開口（１５１を窓開けする（第２図Φ））。
ついで前記第２のホトレジスト層α荀をマスクにして、
開口（１５１の下部の絶縁膜αＪを、通常のプラズマエ
ツチング、またはりアクティブイオンエツチングなどの
ドライ、エツチング技術によりエツチングするが、この
とき横方向へのサイドエツチング効果を生ずる（第２図
（Ｃ））。その後、同様にこの第２のホトレジスト層ａ
荀をマスクにして、ウニ／％全面にスパッタ蒸着法、あ
るいは電子ビーム蒸着法によ？）、ＧａＡｓへのイオン
注入層のアニール温度、こ＼では８００ｐ±５０℃の高
温熱処理によっても安定なショットキ障壁特性を維持し
得る高融点金属１例えばＷ、Ｔａ 、Ｍｏ 、ＴｉＷ、
’Ｉ’ｉＴａ 、あるいはそのシリサイド金属を被着し
、引き続いていわゆるリフトオフ法によ如第２のホトレ
ジスト層Ｉを溶融除去して、前記開口（Ｉ５１に対応し
た範囲の領域（４）上にのみ、高融点ゲート電極（５）
を形成し、続いてこれらの絶縁膜Ｑ３１．ゲート電極（
５）をマスクにして、その両者に挾まれた幅のせまい領
域、すなわち前記サイドエツチング相当分の領域に、Ｈ
３Ｏ＋、おるいはＢ＋イオンなどのＧａＡｓに高抵抗層
を形成するイオン種をイオン注入して高抵抗層ｒｍを形
成する（第２図（ｄ））。
開口（１５１の下部の絶縁膜αＪを、通常のプラズマエ
ツチング、またはりアクティブイオンエツチングなどの
ドライ、エツチング技術によりエツチングするが、この
とき横方向へのサイドエツチング効果を生ずる（第２図
（Ｃ））。その後、同様にこの第２のホトレジスト層ａ
荀をマスクにして、ウニ／％全面にスパッタ蒸着法、あ
るいは電子ビーム蒸着法によ？）、ＧａＡｓへのイオン
注入層のアニール温度、こ＼では８００ｐ±５０℃の高
温熱処理によっても安定なショットキ障壁特性を維持し
得る高融点金属１例えばＷ、Ｔａ 、Ｍｏ 、ＴｉＷ、
’Ｉ’ｉＴａ 、あるいはそのシリサイド金属を被着し
、引き続いていわゆるリフトオフ法によ如第２のホトレ
ジスト層Ｉを溶融除去して、前記開口（Ｉ５１に対応し
た範囲の領域（４）上にのみ、高融点ゲート電極（５）
を形成し、続いてこれらの絶縁膜Ｑ３１．ゲート電極（
５）をマスクにして、その両者に挾まれた幅のせまい領
域、すなわち前記サイドエツチング相当分の領域に、Ｈ
３Ｏ＋、おるいはＢ＋イオンなどのＧａＡｓに高抵抗層
を形成するイオン種をイオン注入して高抵抗層ｒｍを形
成する（第２図（ｄ））。
さらに前記絶縁膜（１３をドライエツチングによ）除去
した上で、第３のホトレジスト層αηをパターニングし
、前記高融点ゲート電極（５）とこの第３のホトレジス
ト層住ηをマスクにして、前記領域（４）対応に前記と
同様にイオン注入によｊ＋ｎ＋半導体層となるべき領域
（７）を形成しく第２図（ｅ） ） 、かつ前記第３の
ホトレジスト層αηを除去したのち、水素雰囲気中で８
００℃±５０℃の温度によシアニールして、所定濃度の
チャネル層としての第１のｎｍ半導体層（８）、ソース
領域としてのｎ＋半導体層（９）、ドレイン領域として
のｎ＋半導体層α〔、およびこれらの各層に挾まれた高
抵抗層としての所望濃度をもつ第２のｎ型半導体層Ｑ８
を形成させ、かつ各ｎ士卒導体層（９） 、 （１（ｌ
にソース電極（１１１，ドレイン電極Ｑ２１を形成場せ
るのである（第２図（ｆ））。
した上で、第３のホトレジスト層αηをパターニングし
、前記高融点ゲート電極（５）とこの第３のホトレジス
ト層住ηをマスクにして、前記領域（４）対応に前記と
同様にイオン注入によｊ＋ｎ＋半導体層となるべき領域
（７）を形成しく第２図（ｅ） ） 、かつ前記第３の
ホトレジスト層αηを除去したのち、水素雰囲気中で８
００℃±５０℃の温度によシアニールして、所定濃度の
チャネル層としての第１のｎｍ半導体層（８）、ソース
領域としてのｎ＋半導体層（９）、ドレイン領域として
のｎ＋半導体層α〔、およびこれらの各層に挾まれた高
抵抗層としての所望濃度をもつ第２のｎ型半導体層Ｑ８
を形成させ、かつ各ｎ士卒導体層（９） 、 （１（ｌ
にソース電極（１１１，ドレイン電極Ｑ２１を形成場せ
るのである（第２図（ｆ））。
゛ここでこの実施例の場合、第２図（Ｃ）の工程におい
て横方向へのサイドエツチング効果悼伴ない、第２図（
ｄ）にみられるように高融点ゲート電極（５）と絶縁膜
住３との間に形成場れるところの極めて微細なスリット
状部分から、選択的に所定加速エネルギとドーズ量のイ
オン注入によシ、基板結晶にダメージを加えて高抵抗層
ａｅを形成させ、でらに第２図（ｅ）の工程でのイオン
注入によシ、この高抵抗層αのにも重ねてイオン注入が
なされ、第２図（ｆ）でのアニール処理によシ高抵抗の
第２のｎ型半導体層端を得ておシ、これによって高融点
ゲート電極（５）と各ｎ＋半導体層（９） 、 Ｑｌと
の間に、例えば０．２−刊、５μｍ程度の幅の第２のｎ
型半導体層（ｔｌが介在されることとな）、ソース・ゲ
ート間およびドレイン・ゲート間抵抗ＲｓおよびＲｄの
低減効果を損うことなく、ゲート・ソース間耐圧Ｖｇｓ
ｏおよびドレイン・ソース間耐圧Ｖｄ５ｏを飛躍的に増
大することができ、併せてゲート−ソース間寄生容量Ｃ
ｇｓを従来に比較して充分に小さく抑え得て、ＧａＡｓ
ＦＥＴのマイクロ波領域における高周波特性およびＧａ
Ａｓディジタル集積回路に適用したときの伝播遅延時間
特性を著るしく向上できるのである。そしてまた第２の
ｎ型半導体層α槌の形状は、ドライエツチング時の絶縁
１（１３のサイドエツチング量、およびイオン注入条件
によってのみ決定されるので、微細な制御が可能となシ
、素子特性の再現性に優れているという利点もある。
て横方向へのサイドエツチング効果悼伴ない、第２図（
ｄ）にみられるように高融点ゲート電極（５）と絶縁膜
住３との間に形成場れるところの極めて微細なスリット
状部分から、選択的に所定加速エネルギとドーズ量のイ
オン注入によシ、基板結晶にダメージを加えて高抵抗層
ａｅを形成させ、でらに第２図（ｅ）の工程でのイオン
注入によシ、この高抵抗層αのにも重ねてイオン注入が
なされ、第２図（ｆ）でのアニール処理によシ高抵抗の
第２のｎ型半導体層端を得ておシ、これによって高融点
ゲート電極（５）と各ｎ＋半導体層（９） 、 Ｑｌと
の間に、例えば０．２−刊、５μｍ程度の幅の第２のｎ
型半導体層（ｔｌが介在されることとな）、ソース・ゲ
ート間およびドレイン・ゲート間抵抗ＲｓおよびＲｄの
低減効果を損うことなく、ゲート・ソース間耐圧Ｖｇｓ
ｏおよびドレイン・ソース間耐圧Ｖｄ５ｏを飛躍的に増
大することができ、併せてゲート−ソース間寄生容量Ｃ
ｇｓを従来に比較して充分に小さく抑え得て、ＧａＡｓ
ＦＥＴのマイクロ波領域における高周波特性およびＧａ
Ａｓディジタル集積回路に適用したときの伝播遅延時間
特性を著るしく向上できるのである。そしてまた第２の
ｎ型半導体層α槌の形状は、ドライエツチング時の絶縁
１（１３のサイドエツチング量、およびイオン注入条件
によってのみ決定されるので、微細な制御が可能となシ
、素子特性の再現性に優れているという利点もある。
以上詳述したようにこの発明方法によれば、Ｇａ Ａ
ｓ動作層の高融点金属を囲む微細な領域に、ｎ型半導体
層を再現性よく形成でき暮ために、ゲート・ソース間お
よびドレイン・ソース間耐圧を低下させずに、高周波特
性の優れたＧａＡｓＦＥＴをセルファライン技術によっ
て容易に製造できる特長がある。
ｓ動作層の高融点金属を囲む微細な領域に、ｎ型半導体
層を再現性よく形成でき暮ために、ゲート・ソース間お
よびドレイン・ソース間耐圧を低下させずに、高周波特
性の優れたＧａＡｓＦＥＴをセルファライン技術によっ
て容易に製造できる特長がある。
第１図（ａ）ないしくｄ）は従来例によるセルファライ
ン型ＧａＡｓＦＢＴの製造方法を工程順に示す断面図、
第２図（ａ）ないしくｆ）はこの発明の一実施例による
セルファライン型ＧａＡｓＦＥＴの製造方法を工程順に
示す断面図である。 （１）−−−−半絶縁性ＧａＡｓ基板、（２＋ 、 ａ
４）’、 （１７） −・・―第１．第２．第３のホト
レジスト層、（３１。 αω・・・・開口、（５）・・・・高融点ゲート電極、
（８）、α〜・・・・第１のｎ型半導体層（チャネル領
域）、第２のｎ型半導体層（高抵抗領域）、（９）。 αω・・φφｎ＋半導体層（ソース、ドレイン領域）、
Ｕにａ２・・φ・ソース、ドレイン電極、αり・・・・
絶縁膜。 代理人 大岩増雄 第１図
ン型ＧａＡｓＦＢＴの製造方法を工程順に示す断面図、
第２図（ａ）ないしくｆ）はこの発明の一実施例による
セルファライン型ＧａＡｓＦＥＴの製造方法を工程順に
示す断面図である。 （１）−−−−半絶縁性ＧａＡｓ基板、（２＋ 、 ａ
４）’、 （１７） −・・―第１．第２．第３のホト
レジスト層、（３１。 αω・・・・開口、（５）・・・・高融点ゲート電極、
（８）、α〜・・・・第１のｎ型半導体層（チャネル領
域）、第２のｎ型半導体層（高抵抗領域）、（９）。 αω・・φφｎ＋半導体層（ソース、ドレイン領域）、
Ｕにａ２・・φ・ソース、ドレイン電極、αり・・・・
絶縁膜。 代理人 大岩増雄 第１図
Claims (1)
- 半絶縁性ＧａＡｓ基板上にイオン注入によル動作層とな
るべき領域を選択的に形成する工程と、全面に絶縁膜を
被覆し、かつこの絶縁膜上にホトレジスト層を塗着して
、このホトレジストｍｏゲート電極を形成すべき部分対
応に選択的に開口を窓開けする工程と、開口下部の絶縁
膜をサイドエツチング効果を併なうエツチングによ）選
択的に部分除去する工程と、前記動作層となるべき領域
上にあって前記開口対応゛に高融点ゲート電極を形成し
、かつこの高融点ゲート電極と前記絶縁膜間のサイドエ
ツチングされたせまい領域にイオン注入によって高抵抗
層を形成する工程と、前記絶縁膜を除去したのちに、前
記高融点ゲート電極などをマスクとして、前記動作層と
なるべき領域に、イオン注入によ、９ｎ十半導体層とな
るべき領域を形成する工程と、水素雰囲気中で高温度ア
ニールして、所定濃度のチャネル層としての第１のｎ型
半導体層、ソースおよびドレインとしてのｎ＋半導体層
、およびこれらの各層に挾まれた高抵抗の第２のｎ型半
導体層を形成させる工程とを含むことを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6854983A JPS59194476A (ja) | 1983-04-18 | 1983-04-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6854983A JPS59194476A (ja) | 1983-04-18 | 1983-04-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59194476A true JPS59194476A (ja) | 1984-11-05 |
| JPS6329420B2 JPS6329420B2 (ja) | 1988-06-14 |
Family
ID=13376945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6854983A Granted JPS59194476A (ja) | 1983-04-18 | 1983-04-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59194476A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6292377A (ja) * | 1985-10-18 | 1987-04-27 | Hitachi Ltd | 電界効果トランジスタの製造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04264445A (ja) * | 1991-02-19 | 1992-09-21 | Brother Ind Ltd | 画像形成装置 |
-
1983
- 1983-04-18 JP JP6854983A patent/JPS59194476A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6292377A (ja) * | 1985-10-18 | 1987-04-27 | Hitachi Ltd | 電界効果トランジスタの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6329420B2 (ja) | 1988-06-14 |
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