JPS59195874A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は電界効果トランジスタの製造方法、とくに、ゲ
ート・ソース間、ケート・トレイン間の間隔が狭くでき
、その部分での直列寄生抵抗を低減させることが可能な
電界効果トランジスタの製造方法に関する。
ート・ソース間、ケート・トレイン間の間隔が狭くでき
、その部分での直列寄生抵抗を低減させることが可能な
電界効果トランジスタの製造方法に関する。
電界効果トランジスタとくにＧａＡｓを主体材料とする
ショットキー障壁ゲート型電界効果トランジスタ（以下
ＧａＡｓ ＭＥＳＦ’ＥＴ ） は従来のＳｉバイポ
ーラトランジスタに比べて高速・低消費電力動作がＯＴ
能であるため、最近それを主要能動素子とするＧａＡｓ
集槓回路（以下ＧａＡｓ Ｉ Ｃと称す）が注目され、
活発に研究開発されている。ＧａＡｓ Ｉ Ｃが所期の
超高速動作特性を発揮するためには、ゲート・ソース間
、ゲート・トレイン間の直列寄生抵抗が小さいことが必
要である。しかるに、とくに低消費電力化を狙った場合
には動作層自体を薄く（例えば８００″ｋ）しなければ
ならないため、前記寄生抵抗が大きくなり易い。従って
ＧａＡｓＩＣ用の（＋ａＡｓ ＭＥＳＦＥＴ として
はゲート・ソース間、ゲート・ドレイン間の距離（間隔
）が狭いことが重要であり、この様な構造を歩留りよく
、シかも簡単なプロセスで実現する技術はＧａＡｓ Ｉ
Ｃ開発上極めて重要である。
ショットキー障壁ゲート型電界効果トランジスタ（以下
ＧａＡｓ ＭＥＳＦ’ＥＴ ） は従来のＳｉバイポ
ーラトランジスタに比べて高速・低消費電力動作がＯＴ
能であるため、最近それを主要能動素子とするＧａＡｓ
集槓回路（以下ＧａＡｓ Ｉ Ｃと称す）が注目され、
活発に研究開発されている。ＧａＡｓ Ｉ Ｃが所期の
超高速動作特性を発揮するためには、ゲート・ソース間
、ゲート・トレイン間の直列寄生抵抗が小さいことが必
要である。しかるに、とくに低消費電力化を狙った場合
には動作層自体を薄く（例えば８００″ｋ）しなければ
ならないため、前記寄生抵抗が大きくなり易い。従って
ＧａＡｓＩＣ用の（＋ａＡｓ ＭＥＳＦＥＴ として
はゲート・ソース間、ゲート・ドレイン間の距離（間隔
）が狭いことが重要であり、この様な構造を歩留りよく
、シかも簡単なプロセスで実現する技術はＧａＡｓ Ｉ
Ｃ開発上極めて重要である。
第１図を用いて、この様な観点から提案されているＧａ
Ａｓ ＭＢＳＦＥＴ の−製造方法を説明する。
Ａｓ ＭＢＳＦＥＴ の−製造方法を説明する。
まず（ａ）において、半絶縁性Ｃ）ａＡｓ （以下、Ｓ
、１．ＧａＡｓと称す）基板１１中に例えばイオン注入
法により、キャリア密度Ｉ ＸＩＯ”ご３、厚み８００
＾のｎ型ＧａＡｓ動作層１２を形成し、その上の所定の
場所に、例えば９００℃以上に加熱しても特性の劣化が
ない金属例えばＷより成るゲート電極１３を形成する。
、１．ＧａＡｓと称す）基板１１中に例えばイオン注入
法により、キャリア密度Ｉ ＸＩＯ”ご３、厚み８００
＾のｎ型ＧａＡｓ動作層１２を形成し、その上の所定の
場所に、例えば９００℃以上に加熱しても特性の劣化が
ない金属例えばＷより成るゲート電極１３を形成する。
次に該ゲート電極をマスクとして例えば１２０ＫｅＶで
ドーズ量４×１０Ｉ２ｃＩｒまたけＳ！イオンを注入し
、高濃度イオン注入領域１４を形成しく同図（ｂ） ’
） 、さらに、ウェーハ表面全体に例えば８１０２等の
保睦膜を形成したあとウェーハ全体を８５０℃で３０分
間アニールして前記高濃度イオン注入領域の注入イオン
を活性化し、高キヤリア密度領域１５とする。次に同図
ｔｃ＋のごとくソース、ドレインのオーム性電極１６゜
１７を形成してＧａＡｓ ＭＥＳ、ＦＥＴ としてい
る。この製造方法に於ては、ゲート電極１３に接して実
効的にソース、ドレイン電極として作用する高キヤリア
密度領域が形成されているために前述の直列寄生抵抗が
低減できる。しかしこの方法におし）では、以下に述べ
る３つの欠点がある。１つはゲート電極としてはアニー
ル温度（８００℃以上）に耐える高耐熱性金属を使用す
る必要がある点であり、通常このような高耐熱性（高融
点）金属は抵抗が太きいためにＧａＡｓ ＭＥＳＦＥＴ
のゲート抵抗が大きくなる。第２の欠点はゲート電極
と高キヤリア密度領域が接しているためにゲート・トレ
イン間の逆方向耐圧が低くなる。第３の欠点はゲート長
を短かくしようとすると高不純物密度領域の間隔も狭く
なるため、ソース・ドレイン間の耐圧が下がったり、あ
るいはその間でリークが発生したりする。以上３つの欠
点のうち第２、第３の欠点を除去する手段として例えば
第２図に示すような方法が提案されている。この方法に
おいては、第１図の従来例と同様にしてＷケートを形成
したあと全面に５ｉｎ２膜２１を付着せしめ（第２図（
ａ））、次に異方性ドライエツチング（例えばＣＦ、に
よる平行′電極型スパッタエツチング）により垂直方向
から該８ｉ０□膜をエツチングしてＷゲート側面にＳｉ
２゜からなる側壁２２を残しく第２図（ｂ））、そのあ
と第一１図における製造方法と同様に高キヤリア密度領
域１２、ソース、ドレインのオーム性電極１６ 、１７
を形成してＧａＡｓＭＥＳＦＥＴが得られる。この方法
に於ては前記の３つの欠点のうち第２、第３の欠点は避
けられるが、第１の欠点、すなわち高耐熱ゲートを必要
とする点は何ら解決されない。
ドーズ量４×１０Ｉ２ｃＩｒまたけＳ！イオンを注入し
、高濃度イオン注入領域１４を形成しく同図（ｂ） ’
） 、さらに、ウェーハ表面全体に例えば８１０２等の
保睦膜を形成したあとウェーハ全体を８５０℃で３０分
間アニールして前記高濃度イオン注入領域の注入イオン
を活性化し、高キヤリア密度領域１５とする。次に同図
ｔｃ＋のごとくソース、ドレインのオーム性電極１６゜
１７を形成してＧａＡｓ ＭＥＳ、ＦＥＴ としてい
る。この製造方法に於ては、ゲート電極１３に接して実
効的にソース、ドレイン電極として作用する高キヤリア
密度領域が形成されているために前述の直列寄生抵抗が
低減できる。しかしこの方法におし）では、以下に述べ
る３つの欠点がある。１つはゲート電極としてはアニー
ル温度（８００℃以上）に耐える高耐熱性金属を使用す
る必要がある点であり、通常このような高耐熱性（高融
点）金属は抵抗が太きいためにＧａＡｓ ＭＥＳＦＥＴ
のゲート抵抗が大きくなる。第２の欠点はゲート電極
と高キヤリア密度領域が接しているためにゲート・トレ
イン間の逆方向耐圧が低くなる。第３の欠点はゲート長
を短かくしようとすると高不純物密度領域の間隔も狭く
なるため、ソース・ドレイン間の耐圧が下がったり、あ
るいはその間でリークが発生したりする。以上３つの欠
点のうち第２、第３の欠点を除去する手段として例えば
第２図に示すような方法が提案されている。この方法に
おいては、第１図の従来例と同様にしてＷケートを形成
したあと全面に５ｉｎ２膜２１を付着せしめ（第２図（
ａ））、次に異方性ドライエツチング（例えばＣＦ、に
よる平行′電極型スパッタエツチング）により垂直方向
から該８ｉ０□膜をエツチングしてＷゲート側面にＳｉ
２゜からなる側壁２２を残しく第２図（ｂ））、そのあ
と第一１図における製造方法と同様に高キヤリア密度領
域１２、ソース、ドレインのオーム性電極１６ 、１７
を形成してＧａＡｓＭＥＳＦＥＴが得られる。この方法
に於ては前記の３つの欠点のうち第２、第３の欠点は避
けられるが、第１の欠点、すなわち高耐熱ゲートを必要
とする点は何ら解決されない。
本発明は従来知られているＧａＡｓ ＭＥＳＦＥＴの製
造方法の欠点に鑑みて成されたものであり、その目的は
前記欠点が全て除去された電界効果トランジスタの製造
方法を提供することにある。
造方法の欠点に鑑みて成されたものであり、その目的は
前記欠点が全て除去された電界効果トランジスタの製造
方法を提供することにある。
本発明によれば、前出の第２図におけるごとく、ゲート
電極（但し、高耐熱性ゲートである必要はない）の側面
に８ｉ０．等による側壁を残したあと、所定の領域にオ
ーム性電極となる金属を蒸着する工程と、次に全面にホ
トレジストを塗布し加熱することにより該ホトレジスト
を流動（フロー）させ前記ゲート金属上面のホトレジス
ト膜を薄くする工程と、全体を垂直方向よりドライエツ
チングすることにより前記ゲート電極上方のホトレジス
ト膜、オーム性金属を除去する工程を含むショットキー
障壁ゲート型電界効果トランジスタの製造方法が得られ
る。
電極（但し、高耐熱性ゲートである必要はない）の側面
に８ｉ０．等による側壁を残したあと、所定の領域にオ
ーム性電極となる金属を蒸着する工程と、次に全面にホ
トレジストを塗布し加熱することにより該ホトレジスト
を流動（フロー）させ前記ゲート金属上面のホトレジス
ト膜を薄くする工程と、全体を垂直方向よりドライエツ
チングすることにより前記ゲート電極上方のホトレジス
ト膜、オーム性金属を除去する工程を含むショットキー
障壁ゲート型電界効果トランジスタの製造方法が得られ
る。
次に本発明による電界効果トランジスタの製造方法を実
施例を図を用いて説明する。第３図（ａｌ〜（ｇ＋は本
発明の一実施例を説明するための図であり、まず（ａｌ
において、従来と同様にＳ 、 Ｉ 、 ＧａＡｓ基板
１１上にｎ型（）ａＡｓ動作層１２を設けたる後、例え
ばＭよりなるゲート電極３１を例えばリフトオフ法によ
り形成する。ゲート長は１．０μｍ１ゲート金属の厚み
は５０００＾ とする。次に全表面に５ｉｎ２膜２１を
厚み４０００＾だけ付着せしめる（同図（ｂ））。つづ
いて同図ｆｃｌのごとく垂直方向より異方性のドライエ
ツチング（例えばＣＦ４による平行電極型ドライエツチ
ング：真空度８０ ｍＴｏｒｒ、電力４０Ｗ）を行いゲ
ート′電極の側面にｓｉｏ、側壁２２を残す。発明者の
実験によると、このときゲート金属３１の表面にモＳｉ
Ｏ２が残ったがこれは、同図（ｂ）においてゲート金属
上面における方がその他の領域に比べて８ｉ０．が厚く
形成されるためである。本発明においてはこのようにゲ
ート電極表面にも５ｉｎ２膜が残る方が好ましいが、こ
れは本質的な要件でなくゲート電極の側面のみでもよい
。次に第２図（ｄ）のように全面に例えばＡｕ Ｇｅ
Ｎｉ などのオーム性金属３２を蒸着する。次に同図
（ｅ）のように全面にホトレジストＡＺ １３７０３３
を塗布し、１５０℃で１０分間加熱することにより該ホ
トレジストを流動（フロー）させゲート電極上面のホト
レジスト膜を薄く、その他の領域について厚くする。次
に（ｆ）のように全面を例えばＣＦ、でドライエツチン
グしてケート電極上面のＡＪ Ｇｅ Ｎ ｉ膜を露出せ
しめ、更にエツチングをつづけることによりゲート電極
上方のＡｕ ＧｅＮ１ 膜を全て除去する。つづいて（
ｇ）のようにホトレジストを除去し、合金化処理を行う
とソース。
施例を図を用いて説明する。第３図（ａｌ〜（ｇ＋は本
発明の一実施例を説明するための図であり、まず（ａｌ
において、従来と同様にＳ 、 Ｉ 、 ＧａＡｓ基板
１１上にｎ型（）ａＡｓ動作層１２を設けたる後、例え
ばＭよりなるゲート電極３１を例えばリフトオフ法によ
り形成する。ゲート長は１．０μｍ１ゲート金属の厚み
は５０００＾ とする。次に全表面に５ｉｎ２膜２１を
厚み４０００＾だけ付着せしめる（同図（ｂ））。つづ
いて同図ｆｃｌのごとく垂直方向より異方性のドライエ
ツチング（例えばＣＦ４による平行電極型ドライエツチ
ング：真空度８０ ｍＴｏｒｒ、電力４０Ｗ）を行いゲ
ート′電極の側面にｓｉｏ、側壁２２を残す。発明者の
実験によると、このときゲート金属３１の表面にモＳｉ
Ｏ２が残ったがこれは、同図（ｂ）においてゲート金属
上面における方がその他の領域に比べて８ｉ０．が厚く
形成されるためである。本発明においてはこのようにゲ
ート電極表面にも５ｉｎ２膜が残る方が好ましいが、こ
れは本質的な要件でなくゲート電極の側面のみでもよい
。次に第２図（ｄ）のように全面に例えばＡｕ Ｇｅ
Ｎｉ などのオーム性金属３２を蒸着する。次に同図
（ｅ）のように全面にホトレジストＡＺ １３７０３３
を塗布し、１５０℃で１０分間加熱することにより該ホ
トレジストを流動（フロー）させゲート電極上面のホト
レジスト膜を薄く、その他の領域について厚くする。次
に（ｆ）のように全面を例えばＣＦ、でドライエツチン
グしてケート電極上面のＡＪ Ｇｅ Ｎ ｉ膜を露出せ
しめ、更にエツチングをつづけることによりゲート電極
上方のＡｕ ＧｅＮ１ 膜を全て除去する。つづいて（
ｇ）のようにホトレジストを除去し、合金化処理を行う
とソース。
ゲート電極１６ 、１７が形成されＧａＡｓ ＭＨＳ
Ｆ Ｅ Ｔが完成する。なお、本方法においては最後の
工程で合金化処理を行ったが、オーム性金属の合金化処
理は第２図（ｄ）の工程のあと行うこともできる。
Ｆ Ｅ Ｔが完成する。なお、本方法においては最後の
工程で合金化処理を行ったが、オーム性金属の合金化処
理は第２図（ｄ）の工程のあと行うこともできる。
以上の説明より明らかなごとく本発明の第１の特徴はゲ
ート電極として、オーム性金属の合金化処理に耐えつる
程度の耐熱性をもてばよく、従来よく使われているＭや
Ｔｉ Ｐｔ Ａｕ等の低抵抗金属が使用できる点である
。またゲート・ソース間、ゲート・ドレイン間も５ｉｎ
２膜の厚み即ち側壁の厚みを変えることにより、一定の
制限はあるものの任意に設定することができる。また実
施例においてはＧａＡｓ ＭＥＳＦＥＴの製造方法につ
いて述べたが、本発明はＩｎＰなど他の半導体を主体材
料とする電界効果トランジスタに於ても適用できるもの
であるし、更に動作層として、ヘテロ接合など多層半導
体層を用いた電界効果トランジスタにも適用できること
は言うまでもない。
ート電極として、オーム性金属の合金化処理に耐えつる
程度の耐熱性をもてばよく、従来よく使われているＭや
Ｔｉ Ｐｔ Ａｕ等の低抵抗金属が使用できる点である
。またゲート・ソース間、ゲート・ドレイン間も５ｉｎ
２膜の厚み即ち側壁の厚みを変えることにより、一定の
制限はあるものの任意に設定することができる。また実
施例においてはＧａＡｓ ＭＥＳＦＥＴの製造方法につ
いて述べたが、本発明はＩｎＰなど他の半導体を主体材
料とする電界効果トランジスタに於ても適用できるもの
であるし、更に動作層として、ヘテロ接合など多層半導
体層を用いた電界効果トランジスタにも適用できること
は言うまでもない。
第１図（ａｌ 、 （ｂＪ 、 （Ｃ１、第２図（ａｌ
、 （ｂｌは、従来の製造方法を説明するための図、
第３図（ａｌ〜（ｇ）は本発明によるショットキー障壁
ゲート型電界効果トランジスタの製造方法を説明するた
めの図であり、１１−・・半絶縁性ＧａＡｓ基板、１２
−＝ ｎ型ＧａＡｓ層、１３・・・Ｗケート電極、１４
・・・高濃度イオン注入領域、１５・・・筒キャリア密
度領域、１６・・・ソース電極、−１７・・・ドレイン
電極、２１・・・ＳｉＯ２膜、２２・・・５ｉｎ２の側
壁、３１・・・Ｍゲート電極、３２川オーム性金属、３
３・・・ホトレジスト。 オ １ ロ オ ２ 図 オ ３ 図
、 （ｂｌは、従来の製造方法を説明するための図、
第３図（ａｌ〜（ｇ）は本発明によるショットキー障壁
ゲート型電界効果トランジスタの製造方法を説明するた
めの図であり、１１−・・半絶縁性ＧａＡｓ基板、１２
−＝ ｎ型ＧａＡｓ層、１３・・・Ｗケート電極、１４
・・・高濃度イオン注入領域、１５・・・筒キャリア密
度領域、１６・・・ソース電極、−１７・・・ドレイン
電極、２１・・・ＳｉＯ２膜、２２・・・５ｉｎ２の側
壁、３１・・・Ｍゲート電極、３２川オーム性金属、３
３・・・ホトレジスト。 オ １ ロ オ ２ 図 オ ３ 図
Claims (1)
- 半導体動作層上にゲート電極を形成したる後、全表面に
絶縁膜を形成する工程と、ウェーハの垂直方向から異方
性ドライエ、チング法により前記絶縁膜をエツチングし
前記ゲート電極に接する絶縁膜のうち、少なくとも側面
の前記絶縁膜を残す工程と、ケート電極を含む所定の領
域にオーム性金属を蒸着する工程と、全面に有機樹脂膜
を塗布し加熱し流動させることにより前記ケート電極上
方の前記有機側脂膜の厚みを他の領域における有機樹脂
膜の厚みに比べて薄くする工程と、ウェーハ垂直方向か
らドライエツチングを施し前記ケート電極上の有機樹脂
膜を全て除去し更に露出したる前記ケート電極上のオー
ム性金属を除去する工程を含むことを特徴とするショッ
トキー障壁ゲート型電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6948283A JPS59195874A (ja) | 1983-04-20 | 1983-04-20 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6948283A JPS59195874A (ja) | 1983-04-20 | 1983-04-20 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59195874A true JPS59195874A (ja) | 1984-11-07 |
Family
ID=13403961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6948283A Pending JPS59195874A (ja) | 1983-04-20 | 1983-04-20 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59195874A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6057980A (ja) * | 1983-09-09 | 1985-04-03 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS6215863A (ja) * | 1985-07-12 | 1987-01-24 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 自己整合金属−半導体電界効果トランジスタの製造方法 |
-
1983
- 1983-04-20 JP JP6948283A patent/JPS59195874A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6057980A (ja) * | 1983-09-09 | 1985-04-03 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0219622B2 (ja) * | 1983-09-09 | 1990-05-02 | Fujitsu Ltd | |
| JPS6215863A (ja) * | 1985-07-12 | 1987-01-24 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 自己整合金属−半導体電界効果トランジスタの製造方法 |
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