JPS58124276A - シヨツトキゲ−ト電界効果トランジスタおよびその製造方法 - Google Patents
シヨツトキゲ−ト電界効果トランジスタおよびその製造方法Info
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- JPS58124276A JPS58124276A JP778082A JP778082A JPS58124276A JP S58124276 A JPS58124276 A JP S58124276A JP 778082 A JP778082 A JP 778082A JP 778082 A JP778082 A JP 778082A JP S58124276 A JPS58124276 A JP S58124276A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ショットキゲート電界効果トランジスタ及び
その製造方法に関するものである。
その製造方法に関するものである。
ショットキゲート電界効果トランジスタ（以下ＭＥＳＦ
ＩＣＴと略記する）は、特に超高周波におけるすぐれた
増幅あるいは、発振用素子として賞用されている。また
、超高速動作の集積回路の基本構成素子としても、すぐ
れたものであることは周知である。
ＩＣＴと略記する）は、特に超高周波におけるすぐれた
増幅あるいは、発振用素子として賞用されている。また
、超高速動作の集積回路の基本構成素子としても、すぐ
れたものであることは周知である。
従来層も普通に用いられているＭＥＳＦＥＴの構造は第
１図に示したようなものである。ここで１は高比抵抗ま
たは半絶縁性半導体結晶基板、２は導電性半導体結晶層
で通常、動作層と称されているものである。３はショッ
トキゲート電極、４，５はそれぞれオーミック特性を有
するソース、ドレイン電極である。
１図に示したようなものである。ここで１は高比抵抗ま
たは半絶縁性半導体結晶基板、２は導電性半導体結晶層
で通常、動作層と称されているものである。３はショッ
トキゲート電極、４，５はそれぞれオーミック特性を有
するソース、ドレイン電極である。
この動作層のキャリア濃度Ｎｄ 、および厚さａはＭＥ
Ｓ Ｆ ＥＴのピンチオフ電圧Ｖｐと次の第１式のよう
な関係がある。
Ｓ Ｆ ＥＴのピンチオフ電圧Ｖｐと次の第１式のよう
な関係がある。
Ｖｐ ＝ ｖｂ −Ｃ竺ａ２−０−１＝、＝−１−９（
ＩＩ２ε ただしｖｂはビルトイン電圧、εは半導体結晶の誘電率
、９は電荷素置 Ｖｐ は回路設計上の要求から与えられるが、このＶｐ
の値を満足するよう（１）式を用いてＮｄ、ａの値が
定められる。
ＩＩ２ε ただしｖｂはビルトイン電圧、εは半導体結晶の誘電率
、９は電荷素置 Ｖｐ は回路設計上の要求から与えられるが、このＶｐ
の値を満足するよう（１）式を用いてＮｄ、ａの値が
定められる。
第１図のような従来の構造の欠点の一つは、ゲート３と
ソース４あるいはゲート３とドレイン５の間の抵抗値が
太きいために充分大きな１ｍの値が得られないこと、ま
た大きなゲートソース間直列抵抗のために雑音特性が劣
化することである。特にピンチオフ電圧Ｖｐの絶対ｊ直
が小さいとき、あるいはノーマリオフ（Ｖｐ＞０）にお
いては、（１）式から明らかなようにＮｄあるいはａは
小さな随とせねばならないためにゲート・ソース間の直
列抵抗は、より大きな値となる。また動作層２が、Ｇａ
Ａｓ結晶を用いている場合には、ゲート・ソース間のふ
・よびゲート−ドレイン間の結晶表面部６．７に高密度
の表面準位が存在して、それにより表面電位がほぼ固定
され、半導体結晶内の表面近くでは空乏層ができるため
、ゲート・ソース間直列抵抗はいっそう大きな値となり
、特にノーマリオフ型では、きわめて重大な問題であっ
た。
ソース４あるいはゲート３とドレイン５の間の抵抗値が
太きいために充分大きな１ｍの値が得られないこと、ま
た大きなゲートソース間直列抵抗のために雑音特性が劣
化することである。特にピンチオフ電圧Ｖｐの絶対ｊ直
が小さいとき、あるいはノーマリオフ（Ｖｐ＞０）にお
いては、（１）式から明らかなようにＮｄあるいはａは
小さな随とせねばならないためにゲート・ソース間の直
列抵抗は、より大きな値となる。また動作層２が、Ｇａ
Ａｓ結晶を用いている場合には、ゲート・ソース間のふ
・よびゲート−ドレイン間の結晶表面部６．７に高密度
の表面準位が存在して、それにより表面電位がほぼ固定
され、半導体結晶内の表面近くでは空乏層ができるため
、ゲート・ソース間直列抵抗はいっそう大きな値となり
、特にノーマリオフ型では、きわめて重大な問題であっ
た。
このような欠点を解決するための方法の一つとして、第
２図のように、ゲート・ソース間およびゲート・ドレイ
ン間の動作層９．１０をゲート電極直下の動作層８の厚
さよりも厚くすることが行われている。この方法では８
の動作層の厚さ、キャリア濃度を（１）式の条件を満す
よう定める必要があるが、このような段差構造において
、エツチング等で、８の部分の厚さを精密に再現性良く
制御することは現在の技術では困難である。
２図のように、ゲート・ソース間およびゲート・ドレイ
ン間の動作層９．１０をゲート電極直下の動作層８の厚
さよりも厚くすることが行われている。この方法では８
の動作層の厚さ、キャリア濃度を（１）式の条件を満す
よう定める必要があるが、このような段差構造において
、エツチング等で、８の部分の厚さを精密に再現性良く
制御することは現在の技術では困難である。
本発明は、上記の従来技術の欠点を解決する新になへ４
ＥＳ１”ＥＴ及びその製法を提供するものである。
ＥＳ１”ＥＴ及びその製法を提供するものである。
本発明を以下図面にもとすいて説明する。
本発明のＭＰＳＦ’ＥＴの一例は第３図に示す如きもの
である。
である。
第３図は、半導体体結晶基板ｌ上に、耐熱性金属からな
るショットキゲート電極１４．の下方において動作層１
３、ソース電極１７並びにゲート・ソース電極間の下方
において単位面積あたりのキャリア数が動作層１３より
大きい動作層１５、ドレイン電極１８並びにゲート・ド
レイン電極間の下方において単位面積あたりのキャリア
数が動作層１３より大きい動作層１６を設けたＭＬＳＦ
’ＥＴである。このような構造のＭＥＳＩｉ”ＥＴは、
ゲート・ソース間抵抗およびゲート・ドレイン間抵抗が
小さくｐｍが大きいすぐれたものであると同時に、以下
に詳細に説明するように、本発明による製造方法５− によれば容易に歩留り良く製造できるものである。
るショットキゲート電極１４．の下方において動作層１
３、ソース電極１７並びにゲート・ソース電極間の下方
において単位面積あたりのキャリア数が動作層１３より
大きい動作層１５、ドレイン電極１８並びにゲート・ド
レイン電極間の下方において単位面積あたりのキャリア
数が動作層１３より大きい動作層１６を設けたＭＬＳＦ
’ＥＴである。このような構造のＭＥＳＩｉ”ＥＴは、
ゲート・ソース間抵抗およびゲート・ドレイン間抵抗が
小さくｐｍが大きいすぐれたものであると同時に、以下
に詳細に説明するように、本発明による製造方法５− によれば容易に歩留り良く製造できるものである。
第４．−ａ図〜第４−ｅ図は、本発明によるＭＥＳＦ’
Ｊ（Ｔの製造工程を説明するための断面図である。
Ｊ（Ｔの製造工程を説明するための断面図である。
まず、第４１図（ａ）に示したごとく、高比抵抗または
半絶縁性半導体結晶基板１の表面にストライプ状に穴の
あいた注入マスクパターン１２を形成する。１２の材料
としてはフォトレジストが適当であるが、イオン注入の
選択マスクとして用いる材料で、容易に形成、はく離で
きるものであれば他のものであっても良い。次に１２を
マスク材として一導電型の不純物をイオン注入、または
熱拡散法で結晶基板中に導入し、動作層１３を形成する
。
半絶縁性半導体結晶基板１の表面にストライプ状に穴の
あいた注入マスクパターン１２を形成する。１２の材料
としてはフォトレジストが適当であるが、イオン注入の
選択マスクとして用いる材料で、容易に形成、はく離で
きるものであれば他のものであっても良い。次に１２を
マスク材として一導電型の不純物をイオン注入、または
熱拡散法で結晶基板中に導入し、動作層１３を形成する
。
このとき１３の厚さ、キャリア濃度は第１式よりＶｐ
が所望の値となるように定める。
が所望の値となるように定める。
例えばＧ ａ Ａ ｓ半絶縁性結晶基板へ２８Ｓｉ＋ｔ
−イオン注入して、ピンチオフ電圧０ボルトＣノーマリ
オフ）の動作層を得るには、２８Ｓｉ＋の注入皿を１．
３Ｘ１０１２ドース活、加速電圧５ｏＫｅｖで注入する
のが、その−例である。（ただし活性化率＝６− １００係 ） 次に、高耐熱性金属（例えばＴｉＷ、 Ｍｏ、 Ｔ＝ｒ
など）を全面に蒸着し、前記マスクパターン１２を除去
することによりリフトオフ法によって高耐熱性金属のス
トライプ状のゲート電極１４．を形成する。
−イオン注入して、ピンチオフ電圧０ボルトＣノーマリ
オフ）の動作層を得るには、２８Ｓｉ＋の注入皿を１．
３Ｘ１０１２ドース活、加速電圧５ｏＫｅｖで注入する
のが、その−例である。（ただし活性化率＝６− １００係 ） 次に、高耐熱性金属（例えばＴｉＷ、 Ｍｏ、 Ｔ＝ｒ
など）を全面に蒸着し、前記マスクパターン１２を除去
することによりリフトオフ法によって高耐熱性金属のス
トライプ状のゲート電極１４．を形成する。
（第４０図（ｂ））
次に、前記ショットキゲート電極１４．をマスクとして
第２のイオン注入を行ない、単位面積あたりのキャリア
数が動作層Ｊ３より大きい動作層１５．１６を動作層１
３の両側に形成する（第４・図（Ｃ））。動作層１５．
１６を形成するとき単位面積あたりのキャリア数を動作
層１３より大きくするためには注入ドーズ量を動作層１
３を形成するときのイオン注入のドーズ量より大きくす
れば良いが同一加速電圧でドーズ量を大きくすると表面
キャリア密度が大きくなるため、ゲート金属の端部のキ
ャパシタンスが増加し、またゲートに印加する電圧によ
って降服破壊が生じ易くなる。
第２のイオン注入を行ない、単位面積あたりのキャリア
数が動作層Ｊ３より大きい動作層１５．１６を動作層１
３の両側に形成する（第４・図（Ｃ））。動作層１５．
１６を形成するとき単位面積あたりのキャリア数を動作
層１３より大きくするためには注入ドーズ量を動作層１
３を形成するときのイオン注入のドーズ量より大きくす
れば良いが同一加速電圧でドーズ量を大きくすると表面
キャリア密度が大きくなるため、ゲート金属の端部のキ
ャパシタンスが増加し、またゲートに印加する電圧によ
って降服破壊が生じ易くなる。
従って、ある加速電圧に対して最適ドーズ量が存在する
。ＧａＡｓ ＆？ニー ２８８ｉ＋を注入する場合、加
速電圧１００ ＫＶ以上で、３ｘｌＯ〜３ｘｌＱ ｄ
ｏｓｅ／ｃｒｎが良好な効果が得られる範囲である。さ
らに望ましい一例として、加速電圧２００１（Ｖ、ドー
ズ量ｌ Ｘ ｌ Ｏ” ｄｏｓｅ／７が選定される１３
．１５あるいは１６がイオン注入で形成される場合には
、次にこれらイオン注入層の活性化を目的としたアニー
ル企行う。この際、結晶基板がＧａＡｓ、 ＩｎＰ
などの化合物半導体である場合には、ＧａＡｓ、 Ｉｎ
Ｐ を重ねてアニールするか、ＳｉＮ膜等の絶縁膜を
形成してアニールするか、Ａｓ圧またはＰ圧制御により
アニールを実施するなどの表面劣化防止に留意しながら
７００〜８５０°Ｃ１数ｌＯ分間アニールを行なう。
。ＧａＡｓ ＆？ニー ２８８ｉ＋を注入する場合、加
速電圧１００ ＫＶ以上で、３ｘｌＯ〜３ｘｌＱ ｄ
ｏｓｅ／ｃｒｎが良好な効果が得られる範囲である。さ
らに望ましい一例として、加速電圧２００１（Ｖ、ドー
ズ量ｌ Ｘ ｌ Ｏ” ｄｏｓｅ／７が選定される１３
．１５あるいは１６がイオン注入で形成される場合には
、次にこれらイオン注入層の活性化を目的としたアニー
ル企行う。この際、結晶基板がＧａＡｓ、 ＩｎＰ
などの化合物半導体である場合には、ＧａＡｓ、 Ｉｎ
Ｐ を重ねてアニールするか、ＳｉＮ膜等の絶縁膜を
形成してアニールするか、Ａｓ圧またはＰ圧制御により
アニールを実施するなどの表面劣化防止に留意しながら
７００〜８５０°Ｃ１数ｌＯ分間アニールを行なう。
次に、通常の良く知られた方法で、ソース電極１７、ド
レイン電極１８を形成すると第３図に示すＭＥＳＦＥＴ
が出来上る。（第４１図（ｄ））本発明では、高耐熱性
の金属をショットキゲートとして用いているため、ゲー
ト電極形成後アニールが可能であり、このためゲート電
極１４・をマスクとして動作層１５．１６の形成のため
のイオン注入が可能となる。
レイン電極１８を形成すると第３図に示すＭＥＳＦＥＴ
が出来上る。（第４１図（ｄ））本発明では、高耐熱性
の金属をショットキゲートとして用いているため、ゲー
ト電極形成後アニールが可能であり、このためゲート電
極１４・をマスクとして動作層１５．１６の形成のため
のイオン注入が可能となる。
従って、ゲート電極と動作層１３および動作層１５．１
６が七ルファラインメントで形成できるためマスク合わ
せのずれによる素子特性の劣化がなく歩留りよ＜ ＦＥ
Ｔを作製することができる。
６が七ルファラインメントで形成できるためマスク合わ
せのずれによる素子特性の劣化がなく歩留りよ＜ ＦＥ
Ｔを作製することができる。
また、動作層１３と動作層１５．１６とは独立して形成
できるため、動作層１５．１６形成時のイオン注入の加
速電圧を大きくすることにより表面キャリア濃度を下げ
ることができ、動作層１５゜１６形成時のイオン注入の
ドーズ量を増加させることによるゲートキャパシタンス
の増大を防ぐことができる。
できるため、動作層１５．１６形成時のイオン注入の加
速電圧を大きくすることにより表面キャリア濃度を下げ
ることができ、動作層１５゜１６形成時のイオン注入の
ドーズ量を増加させることによるゲートキャパシタンス
の増大を防ぐことができる。
本発明は以上の図面にもとづいて説明した内容に限定さ
れるものではなく、本発明の目的は、ＧａＡｓ、 Ｉｎ
Ｐ、 Ｓｉｑどの多くの半導体結晶を用いて達成しうる
ものであり、特に一つの半導体結晶のみに限定したもの
でない。またマスク等の材料も本発明の意図を変えずに
任意に選択し得る。
れるものではなく、本発明の目的は、ＧａＡｓ、 Ｉｎ
Ｐ、 Ｓｉｑどの多くの半導体結晶を用いて達成しうる
ものであり、特に一つの半導体結晶のみに限定したもの
でない。またマスク等の材料も本発明の意図を変えずに
任意に選択し得る。
以上述べた如く、本発明によれば、ゲート・ソース間の
直列抵抗が小さく、／ｍの大きなＭＥＳＦｒ２Ｔ９− が容易に作成できる。
直列抵抗が小さく、／ｍの大きなＭＥＳＦｒ２Ｔ９− が容易に作成できる。
第１図、第２図は従来法によるショットキゲート電界効
果トランジスタの断面図であり、第３図は本発明のショ
ットキゲート電界効果トランジスタの断面図であり、第
４図（ａ）〜第４、図（ｄ）は本発明による製造工程を
示すための断面構造図である。 図中１は半導体結晶基板 ２、８．９．１０．１３．１４．１５は動作層３．１６
はショットキゲート電極 ４、．１７ はソース電極 ５．１８ はドレイン電極 １０−
果トランジスタの断面図であり、第３図は本発明のショ
ットキゲート電界効果トランジスタの断面図であり、第
４図（ａ）〜第４、図（ｄ）は本発明による製造工程を
示すための断面構造図である。 図中１は半導体結晶基板 ２、８．９．１０．１３．１４．１５は動作層３．１６
はショットキゲート電極 ４、．１７ はソース電極 ５．１８ はドレイン電極 １０−
Claims (2)
- （１）半絶縁性半導体基板、該半導体基板の上に形成さ
れた動作層ならびに該動作層」ユに形成されたソース電
極、高耐熱性金属よりなるショットキゲート電極、及び
ドレイン電極を備えたショットキゲート電界効果トラン
ジスタにおいて、前記動作層が所定のピンチオフ電圧を
与えるような厚さ、キャリア濃度を有して前記ゲート電
極直下にゲート電極と全く同じ長さで形成されている第
１の部分と、該第１の部分に比べて単位面積あたりのキ
ャリア数が多くかつ表面キャリア濃度の低い、該第１の
部分に接してその両側に形成された第２の部分とから構
成されていることを特徴とするショットキゲート - （２）半絶縁性半導体基板」ユしてストライブ状の穴を
持つマスクパターンを形成する工程と、該マスクハター
ンヲマスクとして所望のピンチオフ電圧ヲ弘えるように
イオン注入を行なう工程と、前記マスクパターンを用い
高耐熱性金属からなるストライブ状のゲート電極をリフ
トオフにより形成する工程と、該ゲート電極をマスクと
して該ゲート電極の両側に前記動作層よりも単位面積あ
たりのキャリア数が大きく表面キャリア密度の低い動作
層を形成する工程と、該動作層上に前記ゲート電極に対
して互いに反対側にソース電極およびドレイン電極を形
成する工程を含むことを特徴とするショットキゲート電
界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP778082A JPS58124276A (ja) | 1982-01-20 | 1982-01-20 | シヨツトキゲ−ト電界効果トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP778082A JPS58124276A (ja) | 1982-01-20 | 1982-01-20 | シヨツトキゲ−ト電界効果トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58124276A true JPS58124276A (ja) | 1983-07-23 |
Family
ID=11675182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP778082A Pending JPS58124276A (ja) | 1982-01-20 | 1982-01-20 | シヨツトキゲ−ト電界効果トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58124276A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6298780A (ja) * | 1985-10-21 | 1987-05-08 | アイテイ−テイ−・インダストリ−ズ・インコ−ポレ−テツド | 自己整列したＧａＡｓデジタル集積回路の製造方法 |
| JPS63271974A (ja) * | 1987-04-28 | 1988-11-09 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタおよびその製造方法 |
| US4894350A (en) * | 1987-09-23 | 1990-01-16 | Siemens Aktiengesellschaft | Method for manufacturing ohmic contacts having low transfer resistances |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5012984A (ja) * | 1973-06-01 | 1975-02-10 | ||
| JPS535581A (en) * | 1976-07-06 | 1978-01-19 | Toshiba Corp | Schottky gate type field effect transistor |
-
1982
- 1982-01-20 JP JP778082A patent/JPS58124276A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5012984A (ja) * | 1973-06-01 | 1975-02-10 | ||
| JPS535581A (en) * | 1976-07-06 | 1978-01-19 | Toshiba Corp | Schottky gate type field effect transistor |
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| JPS6298780A (ja) * | 1985-10-21 | 1987-05-08 | アイテイ−テイ−・インダストリ−ズ・インコ−ポレ−テツド | 自己整列したＧａＡｓデジタル集積回路の製造方法 |
| JP2624656B2 (ja) * | 1985-10-21 | 1997-06-25 | アイティーティー・インダストリーズ・インコーポレーテッド | ＧａＡｓ電界効果トランジスタの製造方法 |
| JPS63271974A (ja) * | 1987-04-28 | 1988-11-09 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタおよびその製造方法 |
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