JPS58124279A - シヨツトキゲ−ト電界効果トランジスタとその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、ショットキゲート電界効果トランジスタ及び
その製造方法に関するものである。

ショットキゲート電界効果トランジスタ（以下ＭＥ　Ｓ
　Ｆ　ＥＴと略記する）は、９特に超高周波におけるす
ぐれた増幅あるいは、発振用素子として賞月されている
。また、超高速動作の集積回路の基本構成素子としても
、すぐれたものであることは周知である。

従来最も普通に用いられているＭＥＳＦＥＴの構造は第
１図に示したようなものである。ここで１は高比抵抗ま
たは半絶縁性半導体結晶基板、２は導□電性半導体結晶
層で通常、動作層と称されていルモのである。３はショ
ットキゲート電極、４．５はそれぞれオーミック特性を
有するソース、ドレイン電極である。

この動作層のキャリア濃度Ｎｄ、および厚さａはＭＥＳ
ＦＥＴのピンチオフ電圧Ｖｐと次の第１式のような関係
がある。

Ｖ　　−Ｖｂ　−−”−ａ”　　・・・・　・−・・・
・　　・・　（１）ｐ２ε ただしｖｂはビルトイン電圧、εは半導体結晶の誘電率
、ｑは電荷素置 Ｖｐは回路設計上の要求から与えられるが、このＶｐの
値を満足才子よう（１）式を用いてＮｄ、ａ　の値が定
められる。

第１図のような従来の構造の欠点の一つは、ゲート３と
ソース４．あるいはゲート３とドレイン５の間の抵抗値
が大きいために充分大きなｇｍＱ値が得られないこと、
また大きなゲートソース間直列抵抗のために雑音特性が
劣化することである。特にピンチオフ電圧Ｖｐの絶対値
が小さいとき、あるいはノーマリオフ（Ｖｐ＼０）にふ
・いては、（１）式から明らかなようにＮｄあるいはａ
は小さな値とせねばならないためにゲート・ソース間の
直列抵抗は、より大きな値となる。また動作層２が、Ｇ
ａＡｓ結晶を用いている場合には、ゲート・ソース間の
およびゲート・ドレイン間の結晶表面部６，７に高密度
の表面単位が存在して、それにより表面電位がほぼ固定
され、半導体結晶内の表面近くでは空乏層ができるため
、ゲート・ソース間直列抵抗はいっそう大きな値となり
、特にノーマリオフ型では、きわめて重大な問題であっ
た。

このような欠点を解決するための方法の一つとして、第
２図のように、ゲート・ソース間およびゲート・ドレイ
ン間の動作層９．ｌＯをゲート電極直下の動作層８の厚
さよりも厚くすることが行われている。この方法では８
の動作層の厚さ、キャリ５− ア濃度を（１）式の条件を満すよう定める必要があるが
、このような段差構造において、エツチング等で、８０
部分の厚さを精密に再現性良く制御することは現在の技
術では困難である。

本発明は、上記の従来技術の欠点を解決する新たなＭＥ
　Ｓ　Ｆ　ＥＴ及びその製法を提供するものである。

本発明を以下図面にもとすいて説明する。

本発明のＭＥＳＦＥＴの一例は第３図に示す如きもので
ある。

第８図は、半導体体結晶基板１１上に、ショットキケー
ト電極１３の下方において浅い動作層１６、ソース電極
１４並びにゲート・ソース電極間の下方において深い動
作層１７、ドレイン電極１５並びにゲート・ドレイン電
極間の下方において深い動作層１８を設けたＭＥＳＦＥ
Ｔである。このような構造のＭＥ　Ｓ　Ｆ　ＥＴは、ゲ
ート・ソース間抵抗およびゲート・ドレイン間抵抗が小
さく　ｇｍが大きいすぐれたものであると同時に、以下
に詳細に説明するように、本発明による製造方法によれ
ば容６− 易に歩留り良く製造できるものである。

第３図から明らかなように本発明にょるＭＥＳＦＥＴの
ピンチオフ電圧はゲート電極下の動作層１６の不純物濃
度によって与えられるが、この１６の不純物濃度は本発
明においてはイオン注入によってなされるため正確に制
御しうる。イオン注入による場合のピンチオフ電圧は次
の（２）式により与えられる。

ここで　ｖｂ　　はビルトイン電圧 φ　はドーズ量 η　は活性化率 Ｒｐ　　はプロジェクトレ？ジ σ　はプロジェクトレンジの標準偏差 である。

第４・図に半絶縁性半導体結晶としてＧａＡｓを用いこ
れにＳｉイオンを注入することによって得られるピンチ
オフ電圧の値を図示した。ただし活性化率は１００％と
した。この図から明らかなようにピンチオフ電圧はドー
ズ量と注入エネルギの両者に依存し、同一のピンチオフ
電圧を与えるには注入エネルギが小さいほどドーズ量は
大きくなる。このことは注入エネルギが小さいほどキャ
リア数が多く従ってＭＥＳＦ、ＥＴをスイッチング素子
として用いた時のオン抵抗ＲＯＭが小さくなる。一般に
ディジタル回路においては負荷抵抗ＲＬＱ値はオン抵抗
ＲＯＮのおよそ１０倍程度に選定される。すなわちＲｒ
、　’：：　１０　ＲＯＮ−−−−−−−−・−−−（
３）である。またスイッチング時間はＭＥＳＦＥＴがオ
ンからオフへ変る時に、次段のゲート容量Ｃ３を負荷抵
抗ＲＬを通して電源電圧に向って充電していく際の時定
数である τ−ＲＬ−Ｃｇ　　　　　　　　　　・・　　（４）に
よっておよそ定まっていると考えてよい。

（３）と（４）から τ−１Ｏ・ＲＯＮ　’　Ｃｇ　　−・　・−・・・　・
・・・・・・（５）が得られる。従って゛スイッチング
速度を速くするためにはＲＯＭ、　Ｃｇともに小さくす
ることが要求される。Ｒ’ＯＮは動作層゛１６のみでな
く１６と直列に存在する１７．１８の動作′層の抵抗値
の緩和である。

またＣｇはゲート電極１３と動作層１６との間に存在す
る静電容量のみでなく、ゲート電極１３と動作層１７と
の重なり部分１９に存在する静電容量および同様に１３
と１８との重なり部分に存在する静電容量およびその他
の寄生容量の総和である。

先に説明したように動作層１６をイオン注入によって作
成する際に、注入エネルギを小さく選定するほど、Ｒｏ
Ｎを小さくできる。その時同時にゲート電極１３と動作
層１６との間の静電容量も増大するが、他の部分の静電
容量が同一であるので、総合的には注入エネルギを小さ
くしてＲＯＭを小さくした方が高速動作が得られる。注
入エネルギの下限値はピークキャリア濃度の増大による
ゲートのブレークダウンによって定まる。以上から動作
層の第１の部分１６のイオン注入の望ましい条件として
は半絶縁性結晶にＧａＡｓを用い、Ｓｉ＋を３０に〜８
０１Ｗの加速電圧にて（２）式によってピッチオフ電圧
■、が所望の値となるようなドーズ量にて注入を行えば
良い。一方動作層１７．１８は、ＲＯＮを小さ９− くするためには、単位面積当りのキャリア数、すなわち
シートキャリアをなるべく大きくすることが要求される
が、このとき重なり部分１９の静電容量は同時に可能な
限り小さくすることが高速動作には有効であり、動作層
１７は表面部分のキャリア濃度を小さくし、深い位置に
形成することによりかかる目的を達せられる。具体的に
は１．７．１８の動作層のイオン注入においては加速電
圧を少なくとも１００１ｆｆより大とし、ドーズ量を動
作層１６に用いたイオン注入のドーズ量の少なくとも２
゛倍より大きく選定すれば良い。

次に本発明によるＭＥＳＦＥＴの製造方法につき詳細に
説明しよう。

第５図は、第゛３図の電界効果トランジスタの製造方法
の一例を示す断面図である。

まず第５図（Ａ）に示すようシて、ＧａＡｓの半絶縁性
基板１１の表面に任意の材料からなるパ遍−ン２゜を形
成する。このパターン２ｏをマスクトシて用いて１回目
のイオン注−人を行い、マスクされない箇所、ｔ＝　ｉ
人層１７・１８を形成する・１回目のイ４１０− ン注入の条件としては後に行うＦＥＴの動作層にあたる
２回目の注入層よりも深く注入するために注入エネルギ
が２回目のものよりも大きく、かつ注入量は表面近くの
キャリア濃度が２回目のキャリア濃度に比べて過大にな
らないような値に選択される。ゲートに印加される電圧
によって絶縁破壊が生じないようにするためとまたゲー
ト容器を過大とならないようにするためである。このよ
うな注入条件の一例として、注入エネルギを２００Ｋｅ
Ｖ、注入量を１．　ＯＸ　１０１”ドーズ／ｃｒｎ２の
値に選択した。

マスク用パターン２０としては、通常のフォトリングラ
フィによって形成したレジストパターンが最も一般的で
ある。本実施例では厚さ１．５μｍのポジレジスト（Ａ
Ｚ−１３５０Ｊ）を用いて形成した。

次いで、試料全面に絶縁膜または金属膜２１を設ける（
第５図の））。

この−例としては、試料全面にＡノを真空蒸着法で０．
４μｍの厚さに形成した。他の一例としては真空蒸着法
で８１０２膜を０．２μｍの厚さに堆積させても同じ目
的を達せられる。マスク用パターン２０を選択的に除去
することによりマスク用パターン２０と反転したＡノ膜
２１を得る。第５図（Ｃ）これをマスクとして第２回目
のイオン注入を行ない動作層１６を形成する。この動作
層の厚み及びキャリア濃度は所望のピンチオフ電圧を実
現する値に選択される。例えば、ピンチオフ電圧０１Ｏ
Ｖ（ノーマリオフ）を実現するために、イオン注入の条
件の一例として注入エネルギ５０　ＫｅＶ　、注入量１
．３Ｘ１０１２ド一ズ／ｒｍ２（ただし活性率を１００
％とする。）が選択される。

この後へ！膜２１をエツチングで除去した後に８００°
Ｃ２０分程度のアニールを行い注入元素の活性化を行う
。この際結晶基板にＧａＡｓを用いている時はプロキシ
シティ法などにより表面の保護を行う。

その後第５図の）に示すごとく通常の方法を用いてソー
ス電極２８、ドレイン電極２４、ゲート電極２５を形成
する。

またイオン注入のドーズ量の例から明らかな工うに、ソ
ース電極１４近傍の動作層１７内のキャリア総数はゲー
ト電極２０の直下の動作層１６内のキャリア総数に比べ
て約７倍大きく、そのためゲート・ソース間抵抗は動作
層１６．１７．１８　　が一様に形成される場合に比べ
て少なくとも約７．５分の１に低下する。

以上述べたように本発明によれば、ソース抵抗が小さく
、ｇｍの大きい、またゲート容量の小さい高周波特性の
すぐれたショットキゲート電界効果トランジスタを容易
に製造することができる。

【図面の簡単な説明】

第１図、第２図は従来例の断面図、第８図は本発明の一
実施例の断面図、第４図はドーズ量とピンチオフ電圧と
の関係を示す図、第５図（Ａ）〜ｐ）は第３図の電界効
果トランジスタの製造方法の一例を示す断面図である。 １１・・・半絶縁性半導体基板、１６．１７．１８・・
・動作層、１６・・・動作層の第１の部分、１７．１８
・・・動作層の第２の部分、１４・・・ソース電極、１
５・・ドレイン電極、１３・・ゲート電極、２１・・・
Ａｉ膜パタ″ｊｒ１７ ７２図 ＋４　””Ｈ１５

Claims (4)

【特許請求の範囲】
1. （１）半絶縁性半導体基板、該半導体基板の表面に形成
   された動作層ならびに該動作層上に形成されたソース電
   極、ショットキ電極及びドレイン電極を備えたショット
   キゲート電界効果トランジスタにおいて、前記動作層が
   所定のピンチオフ電圧を与えるような深さ方向の不純物
   濃度分布を有して前記ゲート電極下に形成されている第
   １の部分と該第１の部分に接してその両側に形成された
   第２の部分とから構成されており、該第２の動作層の表
   面近くにおける不純物濃度は前記第１の動作層の表面近
   くの不純物濃度よりも小さくかつ該第２の動作層の単位
   面積当りの不純物数は第１の動作層の単位面積当りの不
   純物数よりも大きくドーピングがなされており、前記シ
   ョットキ電極が少なくとも前記動作層の第１の部分を完
   全におおって形成せられていることを特徴こするショッ
   トキゲート電界効果トランジスタ。
2. （２）ソース電極およびドレイン電極が高不純物濃度層
   を介して、動作層の第２の部分と接することを特徴とす
   る特許請求範囲第１項記載のショットキゲート電界効果
   トランジスタ。
3. （３）半絶縁性半導体基板にストライプ状のパターンを
   形成し、該パターンをマスクとして第１のイオン注入を
   、第１のイオン注入のドーズ量を後記筒２のイオン注入
   に赴けるドーズ量よりも大きな値に選定し、かつ第１の
   イオン注入の加速電圧を第２のイオン注入の加速電圧よ
   りも大きな値に選定して行う工程、前記ストライプ状パ
   ターンと正しく反転したパターンを半絶縁性半導体基板
   に形成する工程、該反転パターンをマスクとして第２の
   イオン注入を、ピンチオフ電圧が所望の値となるように
   ドーズ量と加速電圧とを選定して行う工程、前記パター
   ンを除去する工程、アニールを行う工程、ソースおよび
   ドレイン電極を形成する工程、ショットキ電極を形成す
   る工程を含むことを特徴とする第１項記載のショットキ
   ゲート電界効果トランジスタの製造方法。
4. （４）半絶縁性半導体基板に０．３ｐｐｍ重量濃度以下
   のクロムを含むＧａＡｓ単結晶を用い、注入イオンとし
   てＳｉ＋を用い、第１のイオン注入を加速電圧が３０に
   〜８０１Ｗでかつピンチオフ電圧が＋０．３〜−３■の
   所望の値となるように選定されたドーズ量で行い、第２
   のイオン注入を加速電圧が１００Ｗ以上でかつドーズ量
   が第１のイオン注入のドーズ量の２倍以上で行うことを
   特徴とする特許請求範囲第３項に記載のショットキゲー
   ト電界効果トランジスタの製造方法。