JPH0461496B2 - - Google Patents
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- JPH0461496B2 JPH0461496B2 JP1877685A JP1877685A JPH0461496B2 JP H0461496 B2 JPH0461496 B2 JP H0461496B2 JP 1877685 A JP1877685 A JP 1877685A JP 1877685 A JP1877685 A JP 1877685A JP H0461496 B2 JPH0461496 B2 JP H0461496B2
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体装置の製造方法、特に配線抵抗
が低減された半導体装置の製造方法に関する。
が低減された半導体装置の製造方法に関する。
（従来技術の問題点）
半導体装置、およびその製造方法においては、
信頼性の立場から、あるいは各種セルフアライン
（自己整合）技術導入のため、ゲート電極材料と
して耐熱性金属を用いることがある。その際問題
なのが、耐熱性金属は一般に比抵抗が高い点であ
る。従つてゲート材料をそのまま第１層配線とし
て用いると配線抵抗が極めて大きくなり、半導体
装置、例えばデイジタル集積回路の特性を損うこ
とになる。例えば、ゲート材料としてW5Si3を用
いたとすると、比抵抗は約200μΩ・cmであり、厚
み0.5μm、幅2μmで１mm長の配線を考えると配線
抵抗は約2KΩとなる。発明者の検討によれば、
１mm当りの配線抵抗は200Ω程度以下に抑える必
要があり、ゲート材料を第１層配線材料としてそ
のまま用いることは極めて不都合であることが判
る。この不都合さを避ける方法として、耐熱性ゲ
ート電極上に低抵抗金属を重ねる方法も考えられ
るが、この場合、上層の低抵抗金属が耐熱性ゲー
ト金属中を拡散し、半導体表面に到達するため
に、ゲート電極の信頼性を極めて損うことにな
る。これを防ぐためには、少なくともゲート金属
表面には低抵抗金属を重ねないが、重ねるにして
も誘電体等拡散阻止上能力の大きい物質を挿入す
る必要がある。このような考えから従来例えば第
２図に示すごとき方法、すなわちゲート電極２１
と、配線２２を別々に形成し、それぞれを層間絶
縁膜２３を介して第２層配線２４で連結する方法
が採用されてきた。しかしこの方法では、スルー
ホールコンタクトの形成が必要なことおよび層間
絶縁膜上のある領域が第１層配線を接続するだけ
のために占有され、他の信号パス用の配線の布線
の自由度を減じるという欠点があつた。また配線
部のみ、あとで低抵抗金属を重ねる方法も考えら
れるが、この場合には重ね合わせマージンが必要
であるために、実質的な配線幅を狭くすることは
不可能である。
信頼性の立場から、あるいは各種セルフアライン
（自己整合）技術導入のため、ゲート電極材料と
して耐熱性金属を用いることがある。その際問題
なのが、耐熱性金属は一般に比抵抗が高い点であ
る。従つてゲート材料をそのまま第１層配線とし
て用いると配線抵抗が極めて大きくなり、半導体
装置、例えばデイジタル集積回路の特性を損うこ
とになる。例えば、ゲート材料としてW5Si3を用
いたとすると、比抵抗は約200μΩ・cmであり、厚
み0.5μm、幅2μmで１mm長の配線を考えると配線
抵抗は約2KΩとなる。発明者の検討によれば、
１mm当りの配線抵抗は200Ω程度以下に抑える必
要があり、ゲート材料を第１層配線材料としてそ
のまま用いることは極めて不都合であることが判
る。この不都合さを避ける方法として、耐熱性ゲ
ート電極上に低抵抗金属を重ねる方法も考えられ
るが、この場合、上層の低抵抗金属が耐熱性ゲー
ト金属中を拡散し、半導体表面に到達するため
に、ゲート電極の信頼性を極めて損うことにな
る。これを防ぐためには、少なくともゲート金属
表面には低抵抗金属を重ねないが、重ねるにして
も誘電体等拡散阻止上能力の大きい物質を挿入す
る必要がある。このような考えから従来例えば第
２図に示すごとき方法、すなわちゲート電極２１
と、配線２２を別々に形成し、それぞれを層間絶
縁膜２３を介して第２層配線２４で連結する方法
が採用されてきた。しかしこの方法では、スルー
ホールコンタクトの形成が必要なことおよび層間
絶縁膜上のある領域が第１層配線を接続するだけ
のために占有され、他の信号パス用の配線の布線
の自由度を減じるという欠点があつた。また配線
部のみ、あとで低抵抗金属を重ねる方法も考えら
れるが、この場合には重ね合わせマージンが必要
であるために、実質的な配線幅を狭くすることは
不可能である。
（本発明の目的）
本発明は、従来の半導体装置製造方法における
上記の欠点に鑑みてなされたものであり、その目
的は高耐熱（高抵抗）金属をゲート電極としつ
つ、低抵抗な配線を同時に実現しうる半導体装置
の全く新しい製造方法を提供することにある。
上記の欠点に鑑みてなされたものであり、その目
的は高耐熱（高抵抗）金属をゲート電極としつ
つ、低抵抗な配線を同時に実現しうる半導体装置
の全く新しい製造方法を提供することにある。
（発明の構成）
本発明の半導体装置の製造方法は、高耐熱ゲー
ト材料をウエーハ全面に被着せしめる工程と、ゲ
ート電極とすべき領域、およびその近傍の領域を
誘電体膜で覆う工程と、抵抵抗金属を全面に被着
せしめる工程と、ゲート電極と配線とを形成する
ための所望のホトレジストパターンを形成し、そ
れをマスクとして上記低抵抗金属膜、誘電体膜、
高耐熱ゲート材料を選択的に除去する工程と、前
記ゲート電極領域上の低抵抗金属を除去する工程
とを有し、ウエーハ上にゲート電極と配線とを形
成することを特徴とする。
ト材料をウエーハ全面に被着せしめる工程と、ゲ
ート電極とすべき領域、およびその近傍の領域を
誘電体膜で覆う工程と、抵抵抗金属を全面に被着
せしめる工程と、ゲート電極と配線とを形成する
ための所望のホトレジストパターンを形成し、そ
れをマスクとして上記低抵抗金属膜、誘電体膜、
高耐熱ゲート材料を選択的に除去する工程と、前
記ゲート電極領域上の低抵抗金属を除去する工程
とを有し、ウエーハ上にゲート電極と配線とを形
成することを特徴とする。
（実施例）
次に第１図を用いて本発明の実施例を説明す
る。本実施例はガリウム砒素（GaAs）集積回路
の製造方法を例にとつているが、その中でGaAs
シヨツトキー障壁ゲート型電界効果トランジスタ
（GaAs MESFET）とそのゲート電極からの配
線形成に注目して説明する。
る。本実施例はガリウム砒素（GaAs）集積回路
の製造方法を例にとつているが、その中でGaAs
シヨツトキー障壁ゲート型電界効果トランジスタ
（GaAs MESFET）とそのゲート電極からの配
線形成に注目して説明する。
まず第１図Ａにおいて、半絶縁性GaAs基板１
１の所望の領域にGaAs MESFET形成のための
導電層１２がイオン注入法等により形成されてい
る。次に同図Ｂにおいてウエーハ全面にW5Si3の
組成のタングステンシリサイド１３を例れば共ス
パツタ法により厚み500Å被着せしめる。次に同
図Ｃにおいて、ゲート電極とすべき領域およびそ
の近傍にSiO2膜（厚み1000Å）１４を形成する。
実際には、全面にSiO2を被着せしめリソグラフ
イ技術により所望の領域以外の該SiO2膜をエツ
チング除去すればよい。なおこのとき、SiO2で
覆う領域はゲート電極となるべき領域のみに厳密
に限ることなく、数μm程度はそれからはみ出し
ていても何ら問題はない。
１の所望の領域にGaAs MESFET形成のための
導電層１２がイオン注入法等により形成されてい
る。次に同図Ｂにおいてウエーハ全面にW5Si3の
組成のタングステンシリサイド１３を例れば共ス
パツタ法により厚み500Å被着せしめる。次に同
図Ｃにおいて、ゲート電極とすべき領域およびそ
の近傍にSiO2膜（厚み1000Å）１４を形成する。
実際には、全面にSiO2を被着せしめリソグラフ
イ技術により所望の領域以外の該SiO2膜をエツ
チング除去すればよい。なおこのとき、SiO2で
覆う領域はゲート電極となるべき領域のみに厳密
に限ることなく、数μm程度はそれからはみ出し
ていても何ら問題はない。
次に全面にTi−Auを順次500Å，2000Å１５
蒸着する（第１図Ｄ）。次にゲート電極と配線を
形成するためのホトレジストパターン１６を形成
し（第１図Ｅ平面図参照）、Ti，Auはイオンミ
リング法により、SiO2，W5Si3は反応性イオンエ
ツチング法によりエツチングし、更に前記SiO2
を例えばHFでエツチング除去すれば、その上の
TiAuもリフトオフされ第１図Ｆに示すようにゲ
ート電極１７はW5Si3配線１８はW5Si3上に低抵
抗のTiAuがかぶさつた配線が形成される。
蒸着する（第１図Ｄ）。次にゲート電極と配線を
形成するためのホトレジストパターン１６を形成
し（第１図Ｅ平面図参照）、Ti，Auはイオンミ
リング法により、SiO2，W5Si3は反応性イオンエ
ツチング法によりエツチングし、更に前記SiO2
を例えばHFでエツチング除去すれば、その上の
TiAuもリフトオフされ第１図Ｆに示すようにゲ
ート電極１７はW5Si3配線１８はW5Si3上に低抵
抗のTiAuがかぶさつた配線が形成される。
以上で本発明に係る工程は終了するが、そのあ
と、例えばW5Si3膜をマスクにしてドーズSi+を
イオン注入し、アニールすることによりゲート電
極１７の両側にn+層を形成することが可能であ
る。この際ゲート電極としては高耐熱材料のみが
用いられているために、GaAsと反応することは
ない。なお、配線部はW5Si3上にTiAuが被着し
ており、アニール時にW5Si3中を拡散することが
あるが、実際上何ら問題にならない。以上の様な
工程を経て実現される半導体装置の１部分を第３
図の傾斜図に示す。第３図において、３１，３２
は各々ソース、ドレイン電極である。
と、例えばW5Si3膜をマスクにしてドーズSi+を
イオン注入し、アニールすることによりゲート電
極１７の両側にn+層を形成することが可能であ
る。この際ゲート電極としては高耐熱材料のみが
用いられているために、GaAsと反応することは
ない。なお、配線部はW5Si3上にTiAuが被着し
ており、アニール時にW5Si3中を拡散することが
あるが、実際上何ら問題にならない。以上の様な
工程を経て実現される半導体装置の１部分を第３
図の傾斜図に示す。第３図において、３１，３２
は各々ソース、ドレイン電極である。
なお上記実施例においてはSiO2膜は除去した
が、SiO2膜自体TiAuに対して強い拡散阻止能を
有しているので、除去せずそのまま残置しておい
ても何ら問題はない。また低抵抗金属としては
Ti−Auに限ることなく、Al，Ｗ，Mo等のあら
ゆる低抵抗材料が通用できることは言うまでもな
い。また半導体装置としてはSi MOSトランジス
タ等他の装置に適用可能である。
が、SiO2膜自体TiAuに対して強い拡散阻止能を
有しているので、除去せずそのまま残置しておい
ても何ら問題はない。また低抵抗金属としては
Ti−Auに限ることなく、Al，Ｗ，Mo等のあら
ゆる低抵抗材料が通用できることは言うまでもな
い。また半導体装置としてはSi MOSトランジス
タ等他の装置に適用可能である。
（本発明の効果）
本発明によればゲート電極材料の抵抗に拘ら
ず、低抵抗でかつ微細な配線を実現できるので、
生産性もよく、しかも高性能な半導体装置を製造
できる。
ず、低抵抗でかつ微細な配線を実現できるので、
生産性もよく、しかも高性能な半導体装置を製造
できる。
第１図は本発明の実施例を示す図でありＡ），
Ｂ），Ｃ），Ｄ），Ｆ）は断面図、Ｅ）は平面図、
第２図は従来技術を説明する断面図、第３図は本
発明により得られる半導体装置の１例を示す斜視
図であり、 １１……GaAs基板、１２……導電層、１３…
…W5Si3、１４……SiO2膜、１５……TiAu膜、
１６……ホトレジストパターン、１７，２１……
ゲート電極、１８，２２……配線、３１……ソー
ス電極、３２……ドレイン電極。
Ｂ），Ｃ），Ｄ），Ｆ）は断面図、Ｅ）は平面図、
第２図は従来技術を説明する断面図、第３図は本
発明により得られる半導体装置の１例を示す斜視
図であり、 １１……GaAs基板、１２……導電層、１３…
…W5Si3、１４……SiO2膜、１５……TiAu膜、
１６……ホトレジストパターン、１７，２１……
ゲート電極、１８，２２……配線、３１……ソー
ス電極、３２……ドレイン電極。
Claims (1)
- １ 高耐熱ゲート材料をウエーハ全面に被着せし
める工程と、ゲート電極とすべき領域、およびそ
の近傍の領域を誘電体膜で覆う工程と、低抵抗金
属を全面に被着せしめる工程と、ゲート電極と配
線とを形成するための所望のホトレジストパター
ンを形成し、それをマスクとして上記低抵抗金属
膜、誘電体膜、高耐熱ゲート材料を選択的に除去
する工程と、前記ゲート電極領域上の低抵抗金属
を除去する工程とを有し、ウエーハ上にゲート電
極と配線とを形成することを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1877685A JPS61179551A (ja) | 1985-02-04 | 1985-02-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1877685A JPS61179551A (ja) | 1985-02-04 | 1985-02-04 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61179551A JPS61179551A (ja) | 1986-08-12 |
| JPH0461496B2 true JPH0461496B2 (ja) | 1992-10-01 |
Family
ID=11981033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1877685A Granted JPS61179551A (ja) | 1985-02-04 | 1985-02-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61179551A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01109770A (ja) * | 1987-10-22 | 1989-04-26 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1985
- 1985-02-04 JP JP1877685A patent/JPS61179551A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61179551A (ja) | 1986-08-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |