JPS61234566A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPS61234566A JPS61234566A JP7698785A JP7698785A JPS61234566A JP S61234566 A JPS61234566 A JP S61234566A JP 7698785 A JP7698785 A JP 7698785A JP 7698785 A JP7698785 A JP 7698785A JP S61234566 A JPS61234566 A JP S61234566A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔概要〕
本発明は電界効果トランジスタ（ＦＥＴ） 、特にタン
グステンシリサイド（ＷＳｉ）等高融点遷移金属のシリ
サイドをゲート電極とするガリウム砒素（ＧａＡｓ）
Ｆ Ｅ Ｔのゲート電極に並列に導電層を接続してゲー
ト抵抗を低減し、アナログ回路等の高周波特性を向上す
る。
グステンシリサイド（ＷＳｉ）等高融点遷移金属のシリ
サイドをゲート電極とするガリウム砒素（ＧａＡｓ）
Ｆ Ｅ Ｔのゲート電極に並列に導電層を接続してゲー
ト抵抗を低減し、アナログ回路等の高周波特性を向上す
る。
本発明はＦＥＴのゲート抵抗を低減する構造に関する。
ＷＳｉ等のシリサイドをゲート電極とするＧａＡｓ Ｆ
ＥＴにおいては、シリサイドの抵抗値が金（Ａｕ）、ア
ルミニウム（ＡＩ）等の配線材料に比し、１桁以上高い
。
ＥＴにおいては、シリサイドの抵抗値が金（Ａｕ）、ア
ルミニウム（ＡＩ）等の配線材料に比し、１桁以上高い
。
すなわち、抵抗率は、ＷＳｉでは（２〜４）ＸＩＯ’−
’Ωｃｍであるのに対し、Ａｕ、 ＡＩ等では１０−６
ΩｃＩ１１のオーダである。
’Ωｃｍであるのに対し、Ａｕ、 ＡＩ等では１０−６
ΩｃＩ１１のオーダである。
ＷＳｉゲートにセルファラインしてソース、ドレイン領
域を形成した構造のＧａＡｓ Ｆ ’Ｅ Ｔを含む集積
回路（ＩＣ）では、ソース抵抗が小さくディジタル回路
には有効であるが、ＩＣの高速化にともないＦＥＴのゲ
ート長が短縮されてゲート抵抗が増大し、特にアナログ
回路の高周波特性を劣化させていた。
域を形成した構造のＧａＡｓ Ｆ ’Ｅ Ｔを含む集積
回路（ＩＣ）では、ソース抵抗が小さくディジタル回路
には有効であるが、ＩＣの高速化にともないＦＥＴのゲ
ート長が短縮されてゲート抵抗が増大し、特にアナログ
回路の高周波特性を劣化させていた。
このため、ゲート抵抗低減方法が要望されている。
第２図（１）〜（６）は従来例によるゲート抵抗を低減
したＦＥＴの構造を説明する基板断面図である。
したＦＥＴの構造を説明する基板断面図である。
第２図（１）において、半絶縁性ＧａＡｓ （Ｓｌ−Ｇ
ａＡｓ）基板１の上にフォトレジスト２１を塗布し、活
性領域２２を開口する。
ａＡｓ）基板１の上にフォトレジスト２１を塗布し、活
性領域２２を開口する。
つぎに、パターニングされたフォトレジスト２１をマス
クにしてｎ型不純物として珪素イオン（Ｓｔ”ｑ）を注
入し、５Ｉ−ＧａＡｓ基板１内にｎ型のチャネル形成領
域１１を形成する。
クにしてｎ型不純物として珪素イオン（Ｓｔ”ｑ）を注
入し、５Ｉ−ＧａＡｓ基板１内にｎ型のチャネル形成領
域１１を形成する。
Ｓｉ＋２９注入条件はエネルギ６０ＫｅＶ 、ドーズ量
２ＸＩＯ”ｃｍ−”である。
２ＸＩＯ”ｃｍ−”である。
つぎに、アニールしてｎ型のチャネル形成領域１１を活
性化する。
性化する。
アニールは窒素（Ｎ２）中で９５０℃のランプアニール
を行う。
を行う。
第２図（２）において、基板全面に厚さ４５００人のＷ
Ｓｉ層２をスパッタにより被着し、さらにその上に二酸
化珪素（Ｓｉｎ２）層２３、フォトレジスト２４を順次
被着する。
Ｓｉ層２をスパッタにより被着し、さらにその上に二酸
化珪素（Ｓｉｎ２）層２３、フォトレジスト２４を順次
被着する。
つぎにフォトレジスト２４をパターニングしてゲート領
域を残し、パターニングされたフォトレジスト２４をマ
スクにして、ＳｉＯ□層２３と、ＷＳｉ層２とをドライ
エツチングする。
域を残し、パターニングされたフォトレジスト２４をマ
スクにして、ＳｉＯ□層２３と、ＷＳｉ層２とをドライ
エツチングする。
エツチングガスは、ＳｉＯ□にはトリフロロメタン（Ｃ
ＨＦ３）と酸素（０□）を、ＷＳｉには四弗化炭素（Ｃ
Ｆ、）と０□を用いる。
ＨＦ３）と酸素（０□）を、ＷＳｉには四弗化炭素（Ｃ
Ｆ、）と０□を用いる。
第２図（３）において、ゲート電極としてパターニング
されたＷＳｉ層２にセルファラインし、かつ活性領域以
外をフォトレジスト２５でマスクして、Ｓｉ＋２９を注
入し、５ｌ−ＧａＡｓ基板１内にｎ＋型のソース、ドレ
イン領域１２．１３を形成する。
されたＷＳｉ層２にセルファラインし、かつ活性領域以
外をフォトレジスト２５でマスクして、Ｓｉ＋２９を注
入し、５ｌ−ＧａＡｓ基板１内にｎ＋型のソース、ドレ
イン領域１２．１３を形成する。
Ｓｔ″２９注入条件はエネルギ１７５Ｋｅν、ドーズＩ
３×１０１３０Ｉｌｌ−２である。
３×１０１３０Ｉｌｌ−２である。
つぎに、アニールしてｎ゛型のソース、ドレイン領域１
２．１３を活性化する。
２．１３を活性化する。
第２図（４）において、フォトレジスト２４とＳｔｏｗ
層２３を除去し、チタン金（ＴｉＡｕ）等を用いてソー
ス、ドレイン電極３．４を形成後、気相成長（ＣＶＤ）
法により５ｉ０２層２６を基板全面に被着し、その上に
フォトレジスト２７を基板全面が平坦化する程度に厚く
塗布する。
層２３を除去し、チタン金（ＴｉＡｕ）等を用いてソー
ス、ドレイン電極３．４を形成後、気相成長（ＣＶＤ）
法により５ｉ０２層２６を基板全面に被着し、その上に
フォトレジスト２７を基板全面が平坦化する程度に厚く
塗布する。
第２図（５）において、ゲートのＷＳｉ層２が露出する
まで、フォトレジスト２７とＳｉＯ□層２６層表６より
均等にドライエツチングする。
まで、フォトレジスト２７とＳｉＯ□層２６層表６より
均等にドライエツチングする。
第２図（６）において、露出したーＳｔ層２に目合わせ
してゲート抵抗低減のためのＡｕ層２８を形成し、その
上に絶縁層としてＳｉＯ□層２９層液９する。
してゲート抵抗低減のためのＡｕ層２８を形成し、その
上に絶縁層としてＳｉＯ□層２９層液９する。
１第３図は従来例によるゲート抵抗低減方法を説明する
ＦＥＴの平面図である。
ＦＥＴの平面図である。
上記の従来例によるゲートのシリサイド上にＡｕ等の低
抵抗金属を上乗せする方法は、プロセスが複雑である。
抵抗金属を上乗せする方法は、プロセスが複雑である。
すなわち従来工程では、フォトレジスト２６とＳｉＯ□
層２５層表５より均等にドライエツチングしてＷＳｉ層
２を露出させる工程と、露出した微細パターンのＷＳｉ
層２に目合わせしてＡｕ層２７を形成する工程が難しい
という欠点を有する。
層２５層表５より均等にドライエツチングしてＷＳｉ層
２を露出させる工程と、露出した微細パターンのＷＳｉ
層２に目合わせしてＡｕ層２７を形成する工程が難しい
という欠点を有する。
上記問題点の解決は、半導体基板（１）上に形成された
ゲート電極（２）と、該ゲート電極（２）上に絶縁層（
５）を介して形成された導電層（６）とを複数の個所で
接続してなることを特徴とする電界効果トランジスタに
より達成される。
ゲート電極（２）と、該ゲート電極（２）上に絶縁層（
５）を介して形成された導電層（６）とを複数の個所で
接続してなることを特徴とする電界効果トランジスタに
より達成される。
本発明は、ゲート電極に絶縁層を介して導電層を並列に
接続することにより、現状のプロセス技術によりゲート
抵抗を低減するものである。
接続することにより、現状のプロセス技術によりゲート
抵抗を低減するものである。
導電層の形成は絶縁層上で行うため、微細なゲート電極
にかかわりなく形成でき、導電層は少なくともゲート電
極の両端において接続することによりゲート抵抗を低減
することができる。
にかかわりなく形成でき、導電層は少なくともゲート電
極の両端において接続することによりゲート抵抗を低減
することができる。
第１図（１）と（２）は本発明によるゲート抵抗を低減
したＦＥＴの構造を説明する平面図とＡ−Ａ ’断面図
である。
したＦＥＴの構造を説明する平面図とＡ−Ａ ’断面図
である。
図において、１は５ｌ−ＧａＡｓ基板、１１はｎ型のチ
ャネル形成領域、１２．１３はｎ゛型のソース、ドレイ
ン領域、２はゲート電極で−Ｓｔ層、３．４はソース、
ドレイン電極でＴｉＡｕ層、５は絶縁層でＳｉ０２層、
６は導電層でＡｕ層である。
ャネル形成領域、１２．１３はｎ゛型のソース、ドレイ
ン領域、２はゲート電極で−Ｓｔ層、３．４はソース、
ドレイン電極でＴｉＡｕ層、５は絶縁層でＳｉ０２層、
６は導電層でＡｕ層である。
導電層のＡｕ層６はゲート電極の−Ｓｉ層２の両端のコ
ンタクト部７．８で一５ｉ１２と接続されている。
ンタクト部７．８で一５ｉ１２と接続されている。
プロセスは従来例と同様に基板１上にゲート電極２と、
基板１内にＦＥＴの主要部であるチャネル領域１１、ソ
ース、ドレイン領域１２．１３を形成゛し、ソース、ド
レイン領域１２．１３の上にそれぞれ ＴｉＡｕ等を用
いてソース、ドレイン電極３．４を形成後、ＣＶＤ法に
よりＳｉＯ□層５を基板全面に被着する。
基板１内にＦＥＴの主要部であるチャネル領域１１、ソ
ース、ドレイン領域１２．１３を形成゛し、ソース、ド
レイン領域１２．１３の上にそれぞれ ＴｉＡｕ等を用
いてソース、ドレイン電極３．４を形成後、ＣＶＤ法に
よりＳｉＯ□層５を基板全面に被着する。
つぎに、ＳｉＯ□層５のコンタクト部７．８を開口して
ゲート２を露出させ、ゲート抵抗低減のための導電層と
してＡｕ層６を基板全面に被着し、パターニングする。
ゲート２を露出させ、ゲート抵抗低減のための導電層と
してＡｕ層６を基板全面に被着し、パターニングする。
この際、導電層６は、Ａｕ０代わりにＴｉＡｕを用いて
ソース、ドレイン電極と同時に形成することもでき、工
程は一層簡略化できる。
ソース、ドレイン電極と同時に形成することもでき、工
程は一層簡略化できる。
以上詳細に説明したように本発明によれば、ゲート電極
に絶縁層を介して導電層を並列に接続することにより、
微細なゲート電極に対しても簡易なプロセス技術により
ゲート抵抗を低減することができる。
に絶縁層を介して導電層を並列に接続することにより、
微細なゲート電極に対しても簡易なプロセス技術により
ゲート抵抗を低減することができる。
第１図（１）と（２）は本発明によるゲート抵抗を低減
したＦＥＴの構造を説明する平面図とＡ−Ａ ’断面図
、 第２図（１１〜（６）は従来例によるゲート抵抗を低減
したＦＥＴの構造を説明する基板断面図、第３図は従来
例によるゲート抵抗低減方法を説明するＦＥＴの平面図
である。 図において、 ■は５Ｉ−ＧａＡｓ基板、 １１はｎ型のチャネル形成領域、 １２．１３はｎ＋型のソース、ドレイン領域、２はゲー
ト電極で賀Ｓｉ層、 ３．４はソース、ドレイン電極でＴｉＡｕ層、５は絶縁
層で５ｔ（ｈ層、 ６は導電層でＡｕ層 Ａ−Ａ’断面 不発明−ｙＦＥＴ ％１ ｍ 邦２ ｍ 檜崖末会１のＦＥ丁断面図 あ２ 図 イ叉末イ列っＦＥ下下面面 図 ３ 図
したＦＥＴの構造を説明する平面図とＡ−Ａ ’断面図
、 第２図（１１〜（６）は従来例によるゲート抵抗を低減
したＦＥＴの構造を説明する基板断面図、第３図は従来
例によるゲート抵抗低減方法を説明するＦＥＴの平面図
である。 図において、 ■は５Ｉ−ＧａＡｓ基板、 １１はｎ型のチャネル形成領域、 １２．１３はｎ＋型のソース、ドレイン領域、２はゲー
ト電極で賀Ｓｉ層、 ３．４はソース、ドレイン電極でＴｉＡｕ層、５は絶縁
層で５ｔ（ｈ層、 ６は導電層でＡｕ層 Ａ−Ａ’断面 不発明−ｙＦＥＴ ％１ ｍ 邦２ ｍ 檜崖末会１のＦＥ丁断面図 あ２ 図 イ叉末イ列っＦＥ下下面面 図 ３ 図
Claims (1)
- 半導体基板（１）上に形成されたゲート電極（２）と、
該ゲート電極（２）上に絶縁層（５）を介して形成され
た導電層（６）とを複数の個所で接続してなることを特
徴とする電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7698785A JPS61234566A (ja) | 1985-04-11 | 1985-04-11 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7698785A JPS61234566A (ja) | 1985-04-11 | 1985-04-11 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61234566A true JPS61234566A (ja) | 1986-10-18 |
Family
ID=13621128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7698785A Pending JPS61234566A (ja) | 1985-04-11 | 1985-04-11 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61234566A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01268070A (ja) * | 1988-04-20 | 1989-10-25 | Toshiba Corp | ヘテロ接合型電界効果トランジスタ |
| FR2651375A1 (fr) * | 1989-08-31 | 1991-03-01 | Mitsubishi Electric Corp | Structure de grille de commande pour un dispositif semiconducteur a transistor a effet de champ. |
-
1985
- 1985-04-11 JP JP7698785A patent/JPS61234566A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01268070A (ja) * | 1988-04-20 | 1989-10-25 | Toshiba Corp | ヘテロ接合型電界効果トランジスタ |
| FR2651375A1 (fr) * | 1989-08-31 | 1991-03-01 | Mitsubishi Electric Corp | Structure de grille de commande pour un dispositif semiconducteur a transistor a effet de champ. |
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