JPS61214481A - シヨツトキ障壁ゲ−ト電界効果トランジスタ - Google Patents
シヨツトキ障壁ゲ−ト電界効果トランジスタInfo
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- JPS61214481A JPS61214481A JP5735085A JP5735085A JPS61214481A JP S61214481 A JPS61214481 A JP S61214481A JP 5735085 A JP5735085 A JP 5735085A JP 5735085 A JP5735085 A JP 5735085A JP S61214481 A JPS61214481 A JP S61214481A
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- layer
- melting point
- point metal
- film
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- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、砒化ガリクム等の牛導体ン用いたショット
キ障壁ゲート電界効果トランジスタに関するものである
。
キ障壁ゲート電界効果トランジスタに関するものである
。
従来の高融点材料ｔゲート電極として使用して、ソース
・ドレイン領域ｔセルファライン忙形成するショットキ
障壁ゲート電界効果トランジスタ（以下略してＭＩＳＦ
ＥＴと記丁ンの典型的な構造は、第３図に示すよ５に、
前記ゲート電極と七て半絶縁性ＧａＡａ基板１表面と接
触する高融点金属シリサイド膜２の単一層（例えばＷシ
リサイド争。
・ドレイン領域ｔセルファライン忙形成するショットキ
障壁ゲート電界効果トランジスタ（以下略してＭＩＳＦ
ＥＴと記丁ンの典型的な構造は、第３図に示すよ５に、
前記ゲート電極と七て半絶縁性ＧａＡａ基板１表面と接
触する高融点金属シリサイド膜２の単一層（例えばＷシ
リサイド争。
あるいは第４図に示すように、半絶縁性ＧａＡｓ基膜（
例えばＷ）４とからなる２層構造である。
例えばＷ）４とからなる２層構造である。
高融点金属膜４ｔゲニト電極とし工形酸した後。
前記ゲート電極ｔマスクとしてソース・ドレイン領域の
・イオン注入を行い、セルフ７ラインにソース・ドレイ
ン領域を形成して作製するＦＥＴ （高融点ゲートセル
フ７ラインＦＥＴと略す）の製造プロセスは、通常半絶
縁性ＧａＡｓ基板上基板上的比較的低濃度ｌ導電層を形
成し、その後、前記基板上に高融点材料を成膜してゲー
ト電極形状の加工を行い、前記ゲート電極ｔマスクとし
て比較的高濃度のＮＷ不純物のイオン注入を行い、この
イオン注入層の活性化のため［８００℃程度の熱処理ｔ
して前記イオン注入層を比較的高濃度のＮｕ導電層とし
た後、その上にソース・ドレイン電極の形成を行うもの
である。高融点ゲートセルファラインＦ’ＥＴにおいて
は、ゲート領域とソース・ドレイン領域が非常に近接し
て形成されるので、ソース抵抗が低減でき相互コンダク
タンスの増大が図れるのが利点である。なおかつ、ソー
ス・ドレイン領域をセルファラインで形成するので、前
記ソース・ドレイン領域の位置決めのための写真製版工
程が不要となり、製造プロセスが単純となるので、ＬＳ
ＩレベルでのＭＥＳＦＥＴ作製の際のワ二へ内での不拘
−性１歩留りの点で有利である。
・イオン注入を行い、セルフ７ラインにソース・ドレイ
ン領域を形成して作製するＦＥＴ （高融点ゲートセル
フ７ラインＦＥＴと略す）の製造プロセスは、通常半絶
縁性ＧａＡｓ基板上基板上的比較的低濃度ｌ導電層を形
成し、その後、前記基板上に高融点材料を成膜してゲー
ト電極形状の加工を行い、前記ゲート電極ｔマスクとし
て比較的高濃度のＮＷ不純物のイオン注入を行い、この
イオン注入層の活性化のため［８００℃程度の熱処理ｔ
して前記イオン注入層を比較的高濃度のＮｕ導電層とし
た後、その上にソース・ドレイン電極の形成を行うもの
である。高融点ゲートセルファラインＦ’ＥＴにおいて
は、ゲート領域とソース・ドレイン領域が非常に近接し
て形成されるので、ソース抵抗が低減でき相互コンダク
タンスの増大が図れるのが利点である。なおかつ、ソー
ス・ドレイン領域をセルファラインで形成するので、前
記ソース・ドレイン領域の位置決めのための写真製版工
程が不要となり、製造プロセスが単純となるので、ＬＳ
ＩレベルでのＭＥＳＦＥＴ作製の際のワ二へ内での不拘
−性１歩留りの点で有利である。
ここで、ゲート電極材料として高融点金属膜４を用いる
のは、ソース・ドレイン領域であるＮ塁イオン注入層の
形成以前にゲート電極は形成されており、前記ゲート電
極およびゲート電極とＧａＡｓ界面はイオン注入層の活
性化のための熱処理（通常８００℃程度］により劣化し
ないことが必要だからである。
のは、ソース・ドレイン領域であるＮ塁イオン注入層の
形成以前にゲート電極は形成されており、前記ゲート電
極およびゲート電極とＧａＡｓ界面はイオン注入層の活
性化のための熱処理（通常８００℃程度］により劣化し
ないことが必要だからである。
さて、上記の高融点ゲートセルファラインＦＥＴＫおい
七は、ゲート材料の選択が重要となり、前記した熱処理
後のＭＥＳＦＥＴ特性およびそのワ二へ面内での均一性
、再現性が良好である必要がある。従来、ゲート材料と
しては、単一層の高融点金属（例えばＷ等）、高融点金
属シリサイド（例えばＷＳ１等］、あるいはＧａＡａ表
面に接触する第１Ｍｐｔ低融点材料（例えば）１等）と
し、第２層として前記高融点金属を用いる２層構造が使
用されている。
七は、ゲート材料の選択が重要となり、前記した熱処理
後のＭＥＳＦＥＴ特性およびそのワ二へ面内での均一性
、再現性が良好である必要がある。従来、ゲート材料と
しては、単一層の高融点金属（例えばＷ等）、高融点金
属シリサイド（例えばＷＳ１等］、あるいはＧａＡａ表
面に接触する第１Ｍｐｔ低融点材料（例えば）１等）と
し、第２層として前記高融点金属を用いる２層構造が使
用されている。
上記３者のうち、第１の単一層の高融点金属は低抵抗で
あるが、成膜後年安定で膜のはがれ、あるいはワエへ面
内に形成したＭＥＳＦＥＴ特性が不均一になり易い。第
２の単一層の高融点金属シリサイドは、前記高融点金属
に比し成膜後安定であるが、より高抵抗であり、相互コ
ンダクタンスは小さくなる。第３の２層構造では、第１
層目の低融点金属は非常忙薄く形成する必要があり、シ
ョットキ特性の安定化の制御性が乏しいという問題点が
あった。
あるが、成膜後年安定で膜のはがれ、あるいはワエへ面
内に形成したＭＥＳＦＥＴ特性が不均一になり易い。第
２の単一層の高融点金属シリサイドは、前記高融点金属
に比し成膜後安定であるが、より高抵抗であり、相互コ
ンダクタンスは小さくなる。第３の２層構造では、第１
層目の低融点金属は非常忙薄く形成する必要があり、シ
ョットキ特性の安定化の制御性が乏しいという問題点が
あった。
この発明は、上記のような問題点を解決するため忙なさ
れたもので、高融点金属の低抵抗性と高融点金属シリサ
イドのゲート電極−界面安定性の両方を備えたゲート電
極構造を有するショットキ障壁ゲート電界効果トランジ
スタを得ることを目的とする◎ 〔問題点を解決するだめの手段〕 この発明のショットキ障壁ゲート電界効果トランジスタ
は、ゲート電極構造として基板表面に接触する第１層を
高融点金属シリサイド、その上に形成する第２層を高融
点金属とした２層ゲート電極構造としたものである。
れたもので、高融点金属の低抵抗性と高融点金属シリサ
イドのゲート電極−界面安定性の両方を備えたゲート電
極構造を有するショットキ障壁ゲート電界効果トランジ
スタを得ることを目的とする◎ 〔問題点を解決するだめの手段〕 この発明のショットキ障壁ゲート電界効果トランジスタ
は、ゲート電極構造として基板表面に接触する第１層を
高融点金属シリサイド、その上に形成する第２層を高融
点金属とした２層ゲート電極構造としたものである。
この発明においては、２層ゲート電極構造における第１
層の高融点金属シリサイドは、これと基板との界面で良
好なショットキ接合ｔワエへ面内で均一に安定して形成
するの帆用いられ、第２層目の高融点金属は前記第１層
目の高融点金亀シリサイドに比し十分低抵抗であるため
Ｋ、全体としてのゲート抵抗を低減するのに用いられる
。
層の高融点金属シリサイドは、これと基板との界面で良
好なショットキ接合ｔワエへ面内で均一に安定して形成
するの帆用いられ、第２層目の高融点金属は前記第１層
目の高融点金亀シリサイドに比し十分低抵抗であるため
Ｋ、全体としてのゲート抵抗を低減するのに用いられる
。
第１図（ａ）〜（ｅ）はこの発明の一実施例な説明する
ための工程断面図である。
ための工程断面図である。
まず、第１図（ａ） Ｋ示すようＫ、半導体基板、例え
ば半絶縁性ＧａＡａ基板１上に比較的低濃度のＮｆｉＧ
ａＡａ単結晶層５ｖ形成する。通常、低濃度のＮｉＪ１
０ｍＡｍ単結晶層５はフォトリングラフィ法を用いて選
択イオン注入を行い、その活性化のため［８００℃程度
の熱処理を行う。
ば半絶縁性ＧａＡａ基板１上に比較的低濃度のＮｆｉＧ
ａＡａ単結晶層５ｖ形成する。通常、低濃度のＮｉＪ１
０ｍＡｍ単結晶層５はフォトリングラフィ法を用いて選
択イオン注入を行い、その活性化のため［８００℃程度
の熱処理を行う。
次Ｋ、第１図（ｂ）に示すよう忙、低濃度のＮ凰ＧａＡ
ｓ単結晶層５の表面処理を行った後、高融点金属シリサ
イド膜２ｔスパツタ法あるいはＣＶＤ法で数十から致百
人形成した後、同一反応室内で前記高融点金属シリサイ
ド膜２上に同一寸法で高融点金属膜４ン、高融点金属シ
リサイド膜２よりも厚（形成し２層ゲート膜を形成する
。
ｓ単結晶層５の表面処理を行った後、高融点金属シリサ
イド膜２ｔスパツタ法あるいはＣＶＤ法で数十から致百
人形成した後、同一反応室内で前記高融点金属シリサイ
ド膜２上に同一寸法で高融点金属膜４ン、高融点金属シ
リサイド膜２よりも厚（形成し２層ゲート膜を形成する
。
次に、第１図（ｃ） Ｋ示すように、２層ゲート膜上に
ゲート電極のレジストパターンを形成した後、エツチン
グを行いゲートパターン以外の部分にある前記２層ゲー
ト膜を除去し、ゲート電極パターンを形成する。
ゲート電極のレジストパターンを形成した後、エツチン
グを行いゲートパターン以外の部分にある前記２層ゲー
ト膜を除去し、ゲート電極パターンを形成する。
次いで、第１図（ｄ）Ｋ示すように、ゲート電極パター
ンをマスクとしてソース・ドレイン領域となる部分に比
較的高濃度のＮＷ不純物のイオン注入を行い、このイオ
ン注入層の活性化のため８００℃程度の熱処理を行って
ソース・ドレインＮ型導電層６１に形成する。
ンをマスクとしてソース・ドレイン領域となる部分に比
較的高濃度のＮＷ不純物のイオン注入を行い、このイオ
ン注入層の活性化のため８００℃程度の熱処理を行って
ソース・ドレインＮ型導電層６１に形成する。
次的、第１図（ｅ） Ｋ示すようＫ、フォトリングラフ
ィ法によりソース・ドレインＮ型導電層６上に、オーミ
ック電極用金ｈａｒｔｔ選択的忙蒸着する。
ィ法によりソース・ドレインＮ型導電層６上に、オーミ
ック電極用金ｈａｒｔｔ選択的忙蒸着する。
上記のように形ＩＩｔされたゲート電極構造では、第１
Ｋ、ＧａＡｓ表面には第１層として高融点金属より前記
ＧａＡｓ表面に対し、付着性、熱安定性の良好な高融点
金属シリサイドＩＩ［２を用いており、ショットキ特性
の安定性が良好である。第２Ｋ、第２層として高融点金
属シリサイド膜２より低抵抗である高融点金属膜４４’
用いており、高融点金属シリサイド膜２の単一層に比し
ゲート抵抗を低減できる。さらに第３として、第１層の
高融点金属シリサイド膜２と第２層の高融照会Ｍ［４の
材料の組合せＫより、エツチングによるゲート加工形状
’ｔ’Ｔ字ｆｉｌｅでき、ソース・ドレインＮ型導電層
６とゲート電極との分離が可能である。この様子を第２
因に示す。
Ｋ、ＧａＡｓ表面には第１層として高融点金属より前記
ＧａＡｓ表面に対し、付着性、熱安定性の良好な高融点
金属シリサイドＩＩ［２を用いており、ショットキ特性
の安定性が良好である。第２Ｋ、第２層として高融点金
属シリサイド膜２より低抵抗である高融点金属膜４４’
用いており、高融点金属シリサイド膜２の単一層に比し
ゲート抵抗を低減できる。さらに第３として、第１層の
高融点金属シリサイド膜２と第２層の高融照会Ｍ［４の
材料の組合せＫより、エツチングによるゲート加工形状
’ｔ’Ｔ字ｆｉｌｅでき、ソース・ドレインＮ型導電層
６とゲート電極との分離が可能である。この様子を第２
因に示す。
前記分離によりゲート−ドレイン間の帰還容量を減少さ
せ、ＭＳＥＦＥＴの高周波応答特性が向上し得る。次に
、第４とし工、ＧａＡａ Ｌ Ｓ Ｉ完全動作に際し、
問題となるワエノ１面内Ｍ Ｓ ＥＦＥ Ｔのしきい値
Ｖｔ＆のばらつきの原因の１つと考えられるゲート材料
が、 ＧａＡｓ基板忙及ぼ丁ストレスによる圧電効果を
、前記第１屠、第２層の材料の組合せ、あるいは膜厚比
を変化させることで低減し得る。さらＫ、ゲート材料が
単一層の場合に比し、前記圧電効果を低減せしめるパラ
メータ数が多いので、圧電効果の低減がより容易になる
。
せ、ＭＳＥＦＥＴの高周波応答特性が向上し得る。次に
、第４とし工、ＧａＡａ Ｌ Ｓ Ｉ完全動作に際し、
問題となるワエノ１面内Ｍ Ｓ ＥＦＥ Ｔのしきい値
Ｖｔ＆のばらつきの原因の１つと考えられるゲート材料
が、 ＧａＡｓ基板忙及ぼ丁ストレスによる圧電効果を
、前記第１屠、第２層の材料の組合せ、あるいは膜厚比
を変化させることで低減し得る。さらＫ、ゲート材料が
単一層の場合に比し、前記圧電効果を低減せしめるパラ
メータ数が多いので、圧電効果の低減がより容易になる
。
なお、上記実施例では、砒化ガリワム半導体忙ついて述
べたが、ＭＫＳＦＥＴ作製に際してシリコン等信の半導
体を用いても、この発明を適用することができる。
べたが、ＭＫＳＦＥＴ作製に際してシリコン等信の半導
体を用いても、この発明を適用することができる。
この発明は以上説明したとおり、ＭＥＳＦ’ＥＴにお１
するゲート電極構造を、第１層が高融点金属シリサイド
膜、第２層が高融点金属からなる２層構造としたので、
ワエＩ−面内でのゲート・基板界面特性が安定で、かつ
ゲート材料が高融点金属シリサイド膜の単一層の場合に
比し、ゲート抵抗が低くなり、ＭＥ Ｓ Ｆ ＥＴ特性
が向上する効果があるＣ
するゲート電極構造を、第１層が高融点金属シリサイド
膜、第２層が高融点金属からなる２層構造としたので、
ワエＩ−面内でのゲート・基板界面特性が安定で、かつ
ゲート材料が高融点金属シリサイド膜の単一層の場合に
比し、ゲート抵抗が低くなり、ＭＥ Ｓ Ｆ ＥＴ特性
が向上する効果があるＣ
第１図（ａ）〜（ｅ）はこの発明の一実施例を説明する
ための各工程におけるＭＦＪＳＰＥＴの概略断面図、第
２図はこの発明の製造方法で、ゲート形状がＴ字製を呈
する２層構造ｔゲート電極として形成しｒｓ Ｍ Ｅ
Ｓ Ｆ Ｅ Ｔのゲート部分の断面図、第３図は従来の
製造方法で、高融点金属シリサイド膜の単一層をゲート
材料として形成しｙ、＝ＭＥｓＦ’ＥＴのゲート部分の
断面図、第４図は従来の製造方法で第１層を低融点材料
、第２層を高融点金属とした２層構造ｔゲート電極とし
て形成しりＭＥＳＦＥＴのゲート部分の断面図である。 図において、１は半絶縁性ＧａＡｓ基板、２は高融点金
属シリサイド膜、４は高融点金属膜、５はＮ型ＧａＡｓ
単結晶層、６はソース・トンインＮ型導ｔ７Ｊ、７
はオーミック電極用金属である。 代理人 大岩増雄 （外２名ン 第１図 第２図 第３図 第４図 手続補正書（自発） １、事件の表示 特願昭６０−０５７３５０号２、
発明の名称 ショッ）・キ障壁ゲート電界効果ｌ・ラン
ジスタ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号゛
名 称 （６０１）三菱電機株式会社住 所
東京都千代田区丸の内二丁目２番３号５゜補正の対象 明細書の特許請求の範囲の欄２発明の詳細な説明の欄２
図面の簡単な説明の欄および図面６、補正の内容 （１）明細書の特許請求の範囲を別紙のように補正する
。 （２）明細書第６頁１９行の「数百人」を、「２０００
Ａ以下」と補正する。 （３） 同じく第６頁２０行〜第７頁２行のｒ高融点
金属膜４を、高融点金属シリサイド膜２より厚く形成し
」を、「高融点金属膜４を形成し」と補正する。 （４）同じく第９頁９行、第１０頁４〜５行の「高融点
金属」を、それぞれ「高融点金属膜」と１正する。 （５） 図面の第１図（ｂ）を別紙のように補正する
。 以 上 ２、特許請求の範囲 （１） ショットキ障壁ゲート電界効果トランジスタ
において、半導体基板表面と接触してショットキ障壁を
形成し、かつ前記半導体基板表面との間の熱安定性にす
ぐれた高融点金属シリサイド膜と、前記高融点金属シリ
サイド膜上に形成された前記高融点金属シリサイド膜よ
りも抵抗の低い高融点金属膜とからなるショットキ障壁
ゲート電極を備えたことを特徴とするショットキ障壁ゲ
ート電界効果トランジスタ。 、（２）高融点金属シリサイド膜を５０λから２０００
人の厚さに、高融点金属膜を１０００λから５ｏｏｏＡ
の厚さにしたことを特徴とする特許請求の範囲第（１）
項記載のショットキ障壁ゲート電界効果）・ランジスタ
。 第１図（ｂ）
ための各工程におけるＭＦＪＳＰＥＴの概略断面図、第
２図はこの発明の製造方法で、ゲート形状がＴ字製を呈
する２層構造ｔゲート電極として形成しｒｓ Ｍ Ｅ
Ｓ Ｆ Ｅ Ｔのゲート部分の断面図、第３図は従来の
製造方法で、高融点金属シリサイド膜の単一層をゲート
材料として形成しｙ、＝ＭＥｓＦ’ＥＴのゲート部分の
断面図、第４図は従来の製造方法で第１層を低融点材料
、第２層を高融点金属とした２層構造ｔゲート電極とし
て形成しりＭＥＳＦＥＴのゲート部分の断面図である。 図において、１は半絶縁性ＧａＡｓ基板、２は高融点金
属シリサイド膜、４は高融点金属膜、５はＮ型ＧａＡｓ
単結晶層、６はソース・トンインＮ型導ｔ７Ｊ、７
はオーミック電極用金属である。 代理人 大岩増雄 （外２名ン 第１図 第２図 第３図 第４図 手続補正書（自発） １、事件の表示 特願昭６０−０５７３５０号２、
発明の名称 ショッ）・キ障壁ゲート電界効果ｌ・ラン
ジスタ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号゛
名 称 （６０１）三菱電機株式会社住 所
東京都千代田区丸の内二丁目２番３号５゜補正の対象 明細書の特許請求の範囲の欄２発明の詳細な説明の欄２
図面の簡単な説明の欄および図面６、補正の内容 （１）明細書の特許請求の範囲を別紙のように補正する
。 （２）明細書第６頁１９行の「数百人」を、「２０００
Ａ以下」と補正する。 （３） 同じく第６頁２０行〜第７頁２行のｒ高融点
金属膜４を、高融点金属シリサイド膜２より厚く形成し
」を、「高融点金属膜４を形成し」と補正する。 （４）同じく第９頁９行、第１０頁４〜５行の「高融点
金属」を、それぞれ「高融点金属膜」と１正する。 （５） 図面の第１図（ｂ）を別紙のように補正する
。 以 上 ２、特許請求の範囲 （１） ショットキ障壁ゲート電界効果トランジスタ
において、半導体基板表面と接触してショットキ障壁を
形成し、かつ前記半導体基板表面との間の熱安定性にす
ぐれた高融点金属シリサイド膜と、前記高融点金属シリ
サイド膜上に形成された前記高融点金属シリサイド膜よ
りも抵抗の低い高融点金属膜とからなるショットキ障壁
ゲート電極を備えたことを特徴とするショットキ障壁ゲ
ート電界効果トランジスタ。 、（２）高融点金属シリサイド膜を５０λから２０００
人の厚さに、高融点金属膜を１０００λから５ｏｏｏＡ
の厚さにしたことを特徴とする特許請求の範囲第（１）
項記載のショットキ障壁ゲート電界効果）・ランジスタ
。 第１図（ｂ）
Claims (2)
- （１）ショットキ障壁ゲート電界効果トランジスタにお
いて、半導体基板表面と接触してショットキ障壁を形成
し、かつ前記半導体基板表面との間の熱安定性にすぐれ
た高融点金属シリサイド膜と、前記高融点金属シリサイ
ド膜上に形成された前記高融点金属シリサイド膜よりも
抵抗の低い高融点金属膜とからなるショットキ障壁ゲー
ト電極を備えたことを特徴とするショットキ障壁ゲート
電界効果トランジスタ。 - （２）高融点金属シリサイド膜を５０Åから１０００Å
の厚さに、高融点金属膜を１０００Åから５０００Åの
厚さにしたことを特徴とする特許請求の範囲第（１）項
記載のショットキ障壁ゲート電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5735085A JPS61214481A (ja) | 1985-03-19 | 1985-03-19 | シヨツトキ障壁ゲ−ト電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5735085A JPS61214481A (ja) | 1985-03-19 | 1985-03-19 | シヨツトキ障壁ゲ−ト電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61214481A true JPS61214481A (ja) | 1986-09-24 |
Family
ID=13053125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5735085A Pending JPS61214481A (ja) | 1985-03-19 | 1985-03-19 | シヨツトキ障壁ゲ−ト電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61214481A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01152764A (ja) * | 1987-12-10 | 1989-06-15 | Agency Of Ind Science & Technol | 半導体装置の製造方法 |
| US4923823A (en) * | 1987-09-30 | 1990-05-08 | Mitsubishi Denki Kabushiki Kaisha | Method of fabricating a self aligned semiconductor device |
| US5237192A (en) * | 1988-10-12 | 1993-08-17 | Mitsubishi Denki Kabushiki Kaisha | MESFET semiconductor device having a T-shaped gate electrode |
| US5413947A (en) * | 1991-12-05 | 1995-05-09 | Samsung Electronics Co., Ltd. | Method for manufacturing a semiconductor device with an epitaxial void |
-
1985
- 1985-03-19 JP JP5735085A patent/JPS61214481A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4923823A (en) * | 1987-09-30 | 1990-05-08 | Mitsubishi Denki Kabushiki Kaisha | Method of fabricating a self aligned semiconductor device |
| JPH01152764A (ja) * | 1987-12-10 | 1989-06-15 | Agency Of Ind Science & Technol | 半導体装置の製造方法 |
| US5237192A (en) * | 1988-10-12 | 1993-08-17 | Mitsubishi Denki Kabushiki Kaisha | MESFET semiconductor device having a T-shaped gate electrode |
| US5413947A (en) * | 1991-12-05 | 1995-05-09 | Samsung Electronics Co., Ltd. | Method for manufacturing a semiconductor device with an epitaxial void |
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