JPS60100473A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPS60100473A JPS60100473A JP20770883A JP20770883A JPS60100473A JP S60100473 A JPS60100473 A JP S60100473A JP 20770883 A JP20770883 A JP 20770883A JP 20770883 A JP20770883 A JP 20770883A JP S60100473 A JPS60100473 A JP S60100473A
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- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 claims description 3
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半絶縁性のヒ化ガリウム（ＧａＡｓ）基板上
に形成された金属−半導体構造の電界効果トランジスタ
（以下「ＭＥｓＦＥＴＪという。）の構造に関するもの
である。
に形成された金属−半導体構造の電界効果トランジスタ
（以下「ＭＥｓＦＥＴＪという。）の構造に関するもの
である。
以下、ｎチャネルＭ］ΣＳ Ｆ Ｅ Ｔを例に挙げて説
明する。
明する。
第１図は従来のＭＥＳＦＥＴの第１の例の構造を示す断
面図で、（１）は半絶縁性のＧａＡｒ１基板、（２）お
よび（３）はその−主面部に互いに所要短線をへだてて
それぞれ形成された高不純物濃度のｎ＋形のソース領域
およびドレイン領域、（４）はソース領域（２）とドレ
イン領域（３）との間のＧａＡｓ基板（１）の主面部に
浅く形成された低不純物濃度のｎ−影領域、（５）およ
び（６）はそれぞれソース領域（２）およびドレイン領
域（３）の表面上に形成されたソース電極およびドレイ
ン電極、（７）はｎ−影領域（４）の上に形成されショ
ットキー接合を形成するゲート電極である。
面図で、（１）は半絶縁性のＧａＡｒ１基板、（２）お
よび（３）はその−主面部に互いに所要短線をへだてて
それぞれ形成された高不純物濃度のｎ＋形のソース領域
およびドレイン領域、（４）はソース領域（２）とドレ
イン領域（３）との間のＧａＡｓ基板（１）の主面部に
浅く形成された低不純物濃度のｎ−影領域、（５）およ
び（６）はそれぞれソース領域（２）およびドレイン領
域（３）の表面上に形成されたソース電極およびドレイ
ン電極、（７）はｎ−影領域（４）の上に形成されショ
ットキー接合を形成するゲート電極である。
このＭＥＳＦＥＴはゲート電極（７）に印加される電圧
を変化させて、その直下のｎ−影領域（４）内に形成さ
れる空乏層の厚さを変化させることによって、ソース領
域（２）・ドレイン領域（３）間の抵抗を制御して電流
のスイッチングを行うものである。
を変化させて、その直下のｎ−影領域（４）内に形成さ
れる空乏層の厚さを変化させることによって、ソース領
域（２）・ドレイン領域（３）間の抵抗を制御して電流
のスイッチングを行うものである。
ところが、第１図に示した構造のＭＥＳＦＥＴではソー
ス・ゲート間およびドレイン・ゲート間が低不純物濃度
のｎ−形層（４）で形成され、しかもその距離が大きい
ので、ＧａＡｓ基板（１）の表面に存在する多数の不純
物準位によってＧａＡｓ基板（１）内部に形成された表
面空乏層がｎ−影領域（４）内部に伸長し、導電層の厚
さを狭め、特にＦＥＴの固有ソース抵抗を増大させ、か
つＦｋＴのトランスコンダクタンスを低下させ、高速ス
イッチングを妨げていた。
ス・ゲート間およびドレイン・ゲート間が低不純物濃度
のｎ−形層（４）で形成され、しかもその距離が大きい
ので、ＧａＡｓ基板（１）の表面に存在する多数の不純
物準位によってＧａＡｓ基板（１）内部に形成された表
面空乏層がｎ−影領域（４）内部に伸長し、導電層の厚
さを狭め、特にＦＥＴの固有ソース抵抗を増大させ、か
つＦｋＴのトランスコンダクタンスを低下させ、高速ス
イッチングを妨げていた。
第２図および第３図はそれぞれこの表面空乏層によるＦ
ＥＴのソース抵抗の増大を避けるための第２および第３
の従来例の構造を示す断面図である０第２図に示す構造
ではソース・ゲート間およびドレイン・ゲート間の距離
を小さくすることによってソース抵抗の低減をはかつて
いる。しかし、この構造を実現するにあたっては、ゲー
ト電極（７）。
ＥＴのソース抵抗の増大を避けるための第２および第３
の従来例の構造を示す断面図である０第２図に示す構造
ではソース・ゲート間およびドレイン・ゲート間の距離
を小さくすることによってソース抵抗の低減をはかつて
いる。しかし、この構造を実現するにあたっては、ゲー
ト電極（７）。
ソース電極（５）およびドレイン電極（６）並びにソー
ス領域（２）およびドレイン領域（３）の形成に際して
非常に厳密な位置合わせ精度が必要とされる。
ス領域（２）およびドレイン領域（３）の形成に際して
非常に厳密な位置合わせ精度が必要とされる。
また、第３図に示す構造では、ゲート電極（７）を形成
した後に、これをマスクとじてｎ形不純物のイオン注入
によってｎ＋形のソース領域（２）およびドレイン領域
（３）を互いに近接して形成することによって、表面空
乏層の伸長を防止し、ソース抵抗の低減をはかつている
。しかし、この構造を実現するには、ゲート電極（７）
を形成後、ｎ形のソース領域（２）およびドレイン領域
（３）を形成し、高温アニーリング処理によってキャリ
ヤを活性化するので、この高温過程において、ゲート電
極（７）のショットキー特性が劣化するという欠点がち
る。更に、ゲート電極（７）をマスクとして注入された
高濃度の不純物が高温アニーリング過程においてゲート
電極（７）の下にまで拡散して、ゲート電極（７）との
間に寄生容量を形成し、ＦＥＴの高速スイッチング動作
を妨げるという欠点があった。
した後に、これをマスクとじてｎ形不純物のイオン注入
によってｎ＋形のソース領域（２）およびドレイン領域
（３）を互いに近接して形成することによって、表面空
乏層の伸長を防止し、ソース抵抗の低減をはかつている
。しかし、この構造を実現するには、ゲート電極（７）
を形成後、ｎ形のソース領域（２）およびドレイン領域
（３）を形成し、高温アニーリング処理によってキャリ
ヤを活性化するので、この高温過程において、ゲート電
極（７）のショットキー特性が劣化するという欠点がち
る。更に、ゲート電極（７）をマスクとして注入された
高濃度の不純物が高温アニーリング過程においてゲート
電極（７）の下にまで拡散して、ゲート電極（７）との
間に寄生容量を形成し、ＦＥＴの高速スイッチング動作
を妨げるという欠点があった。
この発明は以上のような点に鑑みてなされたもので、ソ
ース電極およびドレイン電極を低不純物濃度領域の上を
ゲート電極の近くまで延ばすことによって、ソース抵抗
を低くシ、高速動作可能なＧａＡｓＭｇ５ＦＥＴを提供
するものである。
ース電極およびドレイン電極を低不純物濃度領域の上を
ゲート電極の近くまで延ばすことによって、ソース抵抗
を低くシ、高速動作可能なＧａＡｓＭｇ５ＦＥＴを提供
するものである。
第４図はこの発明の一実施例の構成を示す断面図で、従
来例と同一符号は同等部分を示し、重複説明を避ける。
来例と同一符号は同等部分を示し、重複説明を避ける。
この実施例は第１図の従来例のソース電極（５）および
ドレイン電極（６）がｎ−影領域（４）の上を通って、
それぞれゲート電極（７）の近傍まで延びている点以外
は第１図の構造と同一である。
ドレイン電極（６）がｎ−影領域（４）の上を通って、
それぞれゲート電極（７）の近傍まで延びている点以外
は第１図の構造と同一である。
第５図はこの実施例の製造工程の主要段階における断面
図で、これを用いて製造方法を説明する。
図で、これを用いて製造方法を説明する。
まず、半絶縁性基板（１）の−上表面部にイオン注入に
よってｎ−影領域（４）を形成する〔第５図（ａ）〕。
よってｎ−影領域（４）を形成する〔第５図（ａ）〕。
ついで、とのｎ−形ｎ酸形４）の両側にそれぞれこれに
接するように深いｎ＋形領領域らなるソース領域（２）
およびドレイン領域（３）を形成する〔第５図（ｂ）〕
。
接するように深いｎ＋形領領域らなるソース領域（２）
およびドレイン領域（３）を形成する〔第５図（ｂ）〕
。
つづいて、高温アニーリングによってキャリヤを活性化
した後、ソース領域（２）およびドレイン領域（３）に
オーミック接触してソース電極（５）およびドレイン電
極（６）となるべき金属層（８）を上記主表面上のＭＥ
ＳＦＥＴ形成領域全面にデポジットする〔第５図（０）
） ｏ次いで、レジスト膜（９）を塗布し、ゲート電
極形成用のスリット状開口部鱈を形成した後、このレジ
スト膜（９）をマスクとして金属Ｒ（８）に選択的にウ
ェットエツチングを施し、いずれもｎ″″形領域（４）
の上に延びるソース％！ｗＬ（５）およびドレイン電極
（６）を形成する。この際、両軍＄１Ｌ（５１、（６１
の間隔はサイドエツチング効果によって開口部ＯＱの寸
法よりも大きくなる〔第５図（ｄ）〕。次に、開口部（
（０）を含めてレジスト膜（９）の上全面に金属蒸着を
施して、開口部α０）内にはｎ″″形領域（４）の上に
ゲート電極（７）を、レジスト膜（９）の上には金属層
（６）を形成する〔第５図（θ））ｏｉ後に、リフトオ
フ法によってレジスト膜（９）とともにその上の金属層
（６）を除去して、第４図に示した実施例が完成する。
した後、ソース領域（２）およびドレイン領域（３）に
オーミック接触してソース電極（５）およびドレイン電
極（６）となるべき金属層（８）を上記主表面上のＭＥ
ＳＦＥＴ形成領域全面にデポジットする〔第５図（０）
） ｏ次いで、レジスト膜（９）を塗布し、ゲート電
極形成用のスリット状開口部鱈を形成した後、このレジ
スト膜（９）をマスクとして金属Ｒ（８）に選択的にウ
ェットエツチングを施し、いずれもｎ″″形領域（４）
の上に延びるソース％！ｗＬ（５）およびドレイン電極
（６）を形成する。この際、両軍＄１Ｌ（５１、（６１
の間隔はサイドエツチング効果によって開口部ＯＱの寸
法よりも大きくなる〔第５図（ｄ）〕。次に、開口部（
（０）を含めてレジスト膜（９）の上全面に金属蒸着を
施して、開口部α０）内にはｎ″″形領域（４）の上に
ゲート電極（７）を、レジスト膜（９）の上には金属層
（６）を形成する〔第５図（θ））ｏｉ後に、リフトオ
フ法によってレジスト膜（９）とともにその上の金属層
（６）を除去して、第４図に示した実施例が完成する。
上記実施例ではソース領域（２）およびドレイン領域（
３）Ｋｎ＋形領域を用い、ソース電極（５）およびドレ
イン電極（６）とのオーム接触抵抗をよシ小さくするよ
うにしたが、必ずしもｒ形でなくてもよく、’ｎ−形で
あってもよい。
３）Ｋｎ＋形領域を用い、ソース電極（５）およびドレ
イン電極（６）とのオーム接触抵抗をよシ小さくするよ
うにしたが、必ずしもｒ形でなくてもよく、’ｎ−形で
あってもよい。
また、上記説明はすべてｎチャネルＭＥＳＦＥＴについ
て行なったが、ｐ形不純物を用いるｐチャネルＭＥＳＦ
ＥＴにもこの発明は適用できる。
て行なったが、ｐ形不純物を用いるｐチャネルＭＥＳＦ
ＥＴにもこの発明は適用できる。
以上説明したように、この発明になるＭＥＳＦＥＴでは
、ン〜ス電極およびドレイン電極をそれぞれソース領域
およびドレイン領域の上から両領域間の低不純物濃度領
域の上をゲート電極の近傍まで延ばしたので、ソース、
ドレイン抵抗は低減でき、高速動作が可能である。
、ン〜ス電極およびドレイン電極をそれぞれソース領域
およびドレイン領域の上から両領域間の低不純物濃度領
域の上をゲート電極の近傍まで延ばしたので、ソース、
ドレイン抵抗は低減でき、高速動作が可能である。
第１図、−第２図および第３図は従来のＭＥ Ｓ ＦＢ
ＣＴの第１、第２および第３の例の構成をそれぞれ示す
断面図、第４図はこの発明の一実施例の構成を示す断面
図、第５図はこの実施例の製造工程の主要段階における
状態を示す断面図である。 図において、（１）は基板、（２）はソース領域、（３
ンはドレイン領域、（４）は低不純物濃度領域（ｎ−影
領域Ｘ（５ンはソース電極、（６）はドレイン電極、（
７）はゲート電極である。 なお、図中同一符号は同一または相当部分を示す。 代理人 大岩増雄 第１図 第２図 第３回 第４図 第５図
ＣＴの第１、第２および第３の例の構成をそれぞれ示す
断面図、第４図はこの発明の一実施例の構成を示す断面
図、第５図はこの実施例の製造工程の主要段階における
状態を示す断面図である。 図において、（１）は基板、（２）はソース領域、（３
ンはドレイン領域、（４）は低不純物濃度領域（ｎ−影
領域Ｘ（５ンはソース電極、（６）はドレイン電極、（
７）はゲート電極である。 なお、図中同一符号は同一または相当部分を示す。 代理人 大岩増雄 第１図 第２図 第３回 第４図 第５図
Claims (2)
- （１） 半絶縁性のヒ化ガリウムからなる基板の一方の
主表面部に互いに所要距離へだてて第１導電形の不純物
を導入して形成されたソース領域およびドレイン領域、
これらのソース領域とドレイン電極とをつなぐように上
記基板の上記主表面部に形成された第１導電形の低不純
物濃度領域、この低不純物濃度領域上の一部に形成され
これとショットキー接合を形成する金属からなるゲート
電極、並びに上記ソース領域および上記ドレイン領域の
上からそれぞれ上記低不純物濃度領域の上を上記ゲート
電極の近傍まで延びるとともにそれぞれの通過領域との
間にオーム接触を形成するノース電極およびドレイン電
極を備えたことを特徴とする電界効果トランジスタ０ - （２） ソース電極およびドレイン電極とゲート電極と
の間隔が上記ソース電極およびドレイン電極をエツチン
グ形成したときの横方向エツチング長さに等しいように
したことを特徴とする特許請求の範囲第１項記載の電界
効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20770883A JPS60100473A (ja) | 1983-11-05 | 1983-11-05 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20770883A JPS60100473A (ja) | 1983-11-05 | 1983-11-05 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60100473A true JPS60100473A (ja) | 1985-06-04 |
Family
ID=16544245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20770883A Pending JPS60100473A (ja) | 1983-11-05 | 1983-11-05 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60100473A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6239075A (ja) * | 1985-08-14 | 1987-02-20 | Mitsubishi Electric Corp | ガリウム砒素半導体集積回路 |
| US4857975A (en) * | 1986-08-15 | 1989-08-15 | Nec Corporation | GaAs field effect transistor having a WSi Schottky gate electrode improved for high-speed operation |
| GB2231720A (en) * | 1989-04-21 | 1990-11-21 | Nobuo Mikoushiba | Field effect transistor |
-
1983
- 1983-11-05 JP JP20770883A patent/JPS60100473A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6239075A (ja) * | 1985-08-14 | 1987-02-20 | Mitsubishi Electric Corp | ガリウム砒素半導体集積回路 |
| US4857975A (en) * | 1986-08-15 | 1989-08-15 | Nec Corporation | GaAs field effect transistor having a WSi Schottky gate electrode improved for high-speed operation |
| GB2231720A (en) * | 1989-04-21 | 1990-11-21 | Nobuo Mikoushiba | Field effect transistor |
| GB2231720B (en) * | 1989-04-21 | 1993-08-11 | Nobuo Mikoshiba | Integrated circuit |
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