JPS6046075A - 電界効果トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野コ この発明は電界効果トランジスタに関し、特にＱａｐ．
ｓ半導体を基板とするショットキー障壁形電界効果トラ
ンジスタに関するものである。

［発明の技術的背景］ ＧａＡｓ半尋休を基板とするショッ１−キー障壁形電界
効果１一ランジスタ（以下にはＧａＡｓＳＢ１−Ｅ’ｒ
と略記する）は、ＧａＡｓがＳｉに比べて電子の移動度
が数倍大きいところから、現在では主としてマイクロ波
トランジスタとして超高周波用に使用されているが、更
に素子の高性能化と製造歩留りの向上とがめられており
、それ故、現在の素子構造や製造技術を改善していく必
要がある。

一般に電界効果トランジスタにおいてはその動作特性に
悪影響を及ぼす因子として寄生容量と寄生抵抗とがあり
、絶縁ゲート型素子（ＭＩＳＦＥＴ）では寄生容量が素
子の高速性能を阻害する最大の要因となるのに対し、Ｊ
ＦＥＴやＧａＡＳＳＢＦＥＴのような非絶縁ゲート型の
素子においては寄生容量が小さいため寄生容量による悪
影響が少ない代りに寄生抵抗が素子性能を低下させる最
大要囚となる。この奇生抵抗の中で素子特性に最も大き
な影響を与えるのは奇生ソース抵抗である。寄生ソース
抵抗はソース電極（オーム性接触）の接触抵抗とソース
電極下の広がり抵抗及びソース電極とゲート電極との間
のチャネル抵抗等から構成ざれるものであり、寄生ソー
ス抵抗を小さくするためには接触抵抗、広がり抵抗、チ
ャネル抵抗を小さくすることが必要となる。

寄生ソース抵抗を小さくするための最も有効な方法は、
ソース電極（オーム性接触）を形成すべき半導体基板面
に予め低抵抗の高濃度不純物領域を形成しておき、該高
濃度不純物領域にソース電極を設けることである。この
方法によると該高晴度不純物領域の不純物濃度が高い程
、接触抵抗と広がり抵抗とが小さくなり結果的に奇生ソ
ース抵抗が小さくなる。このような方法は、特にＳｉ半
導体素子のように高濃度不純物層を容易に形成すること
ができる基板を使用する場合には寄生ソース抵抗を小さ
くするだめの極めて有効な方法である。

しかしながら、ＧａＡＳＳＢＦＥＴでは高濃度不純物層
を形成することが困難なＧａＡＳを基板としており、た
とえばイオン注入法を用いてＮ型層を形成した場合でも
高々ｉｘｉｏ”７ｃｍ３程度の濃度の不純物ドープ層し
か得られないため、前記方法では接触抵抗及び広がり抵
抗をあまり小さくすることができず、従って寄生ソース
抵抗をあまり小ざくすることができない。

それ故、一般にＧａＡｓＳ−［３ＦＥＴではソース電極
一ゲート間距離をなるべく小さくすることによりチャネ
ル抵抗を低下させて結果的に寄生ソース抵抗が小ざくな
るように設計が行われる必要がある。

一方、製造プロセスにおいてセルファライン技術を用い
るために、ドレインーゲート間距離もソースーゲート間
距離とほぼ同じ値となるように設計されている。このよ
うな公知のＧａ’ＡｓｓＢＦＥＴではソース電極とドレ
イン電極との間隔が極めて狭く、またソース電極の前縁
部及びドレイン電極の前縁部はチャネル領域の境界線上
に位置するという素子構造となっている。

［背景技術の問題点］ 第１図に従来のＧａＡｓ’ＳＢＦＥＴの断面図を示す。

同図において、１はＱａＡｓ半導体から成る基板、２は
該基板１に形成された高濃度不純物ドープ層のソース領
域、３は同じく高濃度不純物ドーブ層のドレイン領域、
４は低濃度不純物ドープ層から成るチャネル領域、５は
ソース領域２にオーミック接触するソース電極、６はド
レイン領域３にオ−−ミツク接触ずるドレイン電極、７
及び８はソース電極５とドレイン電極３とにそれぞれ接
触しているボンゲイングバツド電極であり、ソース電極
５とドレイン電ｆｉ６との間のチャネル領域４上にゲー
ト電極９が接合されている。ソース電極５及びドレイン
電極６は、下層がＡｌｌ−Ｇｅ合金であり上層がＰｔの
積層体であって、基板１とともに合金化されて基板上に
固定される。

第１図のごとき公知のＧａＡＳＳＢＦＥＴにおいては、
前記したようにソース電極５とドレイン電極６のそれぞ
れの相対向ずる前縁部がチャネル領域４とソース領域２
の境界線上及びチャネル領域４とドレイン領域３の境界
線上に位置していることが特徴である。

最近の調査によると、前記のごとき構造の公知のＧａＡ
ｓＳＢＦＥＴにおいては基板に電極を接合ターるための
合金化の過程もしくはその後の薬品処理の過程で、第１
図に示ずＪ：うにヂャネル領域４の両端部表面が掘られ
たように浸蝕ざれるという現象がしばしば生ずることが
明らかになった。

このようにソース領域２とドレイン領域３とに接してい
る部分のチャネル領域４が浸蝕されると、以下のように
種々の素子特性が著しく悪化するうえ歩留りも低下する
ことｋ／ｊ：ｔ，）。．、とえばソース領ｔｉ！２に接
している部分のチャネル領域４が掘られると、飽和ドレ
イン電流１ｏｓｓが減少し、またソース側のチャネル抵
抗が高くなり、相互コンダクタンスＱ？も低下し、その
結果高周波域での利得や雑音指数が悪化することになり
、またドレイン領域３に接している部分のチャネル領域
が掘られると、ソース・トレイン間の破壊耐圧■。，が
低下することになる。

［発明の目的］ この発明の目的は、前記の如くチャネル領域が浸蝕され
ることを防止して素子特性の劣化を回避できるとともに
歩留り低下を防止することのできる、改良されたＧａＡ
ｓＮ界効果トランジスタを提供することである。

［発明の概要］ 本発明者は前記現象について調査した結果、基板表面の
浸蝕はソース電極５とドレイン電極６の各々の辺縁部に
沿った位置にのみ出現することが明らかになった。

本発明はこのような調査結果を基礎として行われた種々
の試行から生まれたものであり、特に基板のチャネル領
域の表面に対する浸蝕を防止して高歩留りで生産するこ
とのできる改良された構造のＧａＡｓＳＢＦＥＴを提供
づ゛る。

本発明の改良されたＧａＡｓＳＢＦＥＴにおいては、ソ
ース電極及びドレイン電極の各の相対向する前縁が、そ
れぞれソース領域とチャネル領域との境界及びドレイン
領域とチャネル領域との境界から所定距離だけ後退する
ように該ンース電極と該ドレイン電極が形成されている
ことを特徴とする。ソース電極とドレイン電極の前縁を
後退させる距離は本発明者の調査結果によれば２μｍ〜
５μｍが最適であるが、素子の４Ｆ１造等によっては、
この距離を前記の値以外に選定してもよい。

［発明の実施例コ 第２図は本発明を適用したＧａＡｓＳＢ！：ＥＴの断面
図であり、従来のＧａＡｓＳＢＦ’ＥＴと同一部分につ
いては第１図と同一符号で表示されている。従って各部
の説明は必要がない限り省略する。

第１図と第２図を比較対照することにより、本発明を適
用して構成された半導体装置では、ソース電極５とドレ
イン電極６の各々の相対向ずる前縁部が、それぞれチャ
ネル領域４とソース領域２との境界及びチャネル領域４
とドレイン領域３との境界よりも互に後退しており、ま
た基板１の表面に出現する基板面の浸蝕凹所がチャネル
領域４ではなくソース領域２及びドレイン領域３のそれ
ぞれの相対向する前縁部と、ソース領域２及びドレイン
領域３のそれぞれの後縁部に接する基板表面部と、であ
ることが第１図の従来装置と異なっている点である。従
って、本発明を適用した半導体装置ではチャネル領域４
に対する浸蝕がないため、素子特性の悪化を招く恐れが
なく、従来よりも均一な素子特性が得られ、歩留りも著
しく向上ずる。

第３図（ａ）乃至第３図（Ｃ）は第２図の半導体装置を
製造する方法を半導体装置の断面図として主たる工程順
に示したものである。

第３図（ａ）は、ＧａＡｓから成る半導体基板１に選択
的にイオン注入を行った後、活性化熱処理（ＡｓＨ３５
０００１）ｌ）ｎ＋のＡｒ雰囲気中８５０’Ｃ，１５分
間）を行うことにより、ヂャネル領域４とドレイン領域
３及びソース領域２とを形成した状態を示す。図示実施
例ではチャネル領域４の濃度は１ｘ１０１７／ｃｍ３で
深さが０．２μＩＩｌ（注入条件は、加速エネルギー１
００ｋｅｖ，ドーズｍ３．Ｏｘ１０”７ｃｍ２）、また
ソース及びドレイン領域の濃度は８Ｘ１０”，’ｃｍ’
で深さは０．３μＩＩＩ（注入条件は、２００ｋｅＶ，
３．Ｏｘ１０”／ｃｍ２と１００ｋｅＶ，３，Ｏｘ１０
１３／ｃｍ’の二重注入）である。またソース領域２と
ドレイン領域３との間隔は後の電極形成工程でのマスク
合せ精度を考慮して６μｍとした。

次に公知のリフトオフ法によってソース電極とドレイン
電極とを以下のようにして形成した。

すなわち、ｓｉｔ−１，＋を作用ガスとしてＣＶＤ法に
よりＳ１０２膜を５０００２の厚さに堆積した後、その
上にソース及びドレイン電極を形成するためのレジスト
パターンを作り、更に該レジストパターンをマスクとし
てｓｈｏ２膜を選択的にエッチングした。（この場合ソ
ース電極及びドレイン電極の開口部はそれぞれの互に対
向する前縁がソース領域２とヂャネル領域４との境界線
及びドレイン領域３とヂャネル領域４との境界線よりも
それぞれ２〜５μｍだけ後退するようにレジストパター
ンを形成しておくことが必要である。》次に真空蒸着法
を利用してＡｕ−Ｇｅ合金（Ａｕ：Ｇｅの重量比が８８
：１２の合金》を２０００Ｘ堆積さぜた後、その上にＰ
ｔを３０００λの厚さに積層させた。しかる後、有機溶
剤でレジストパターンを溶解するとともにレジスト上の
不用な，Ａ，ｕ−Ｇｅ合金膜とＰｔ膜とを除去していわ
ゆるリフトオフを行った。ついでＮ２雰囲気中において
４００℃で５分間の熱処理を行ってＡＵ−Ｑｅとｐｔと
の積層膜を基板と合金化して第３図（ｂ）に示ずように
ソース領域２とドレイン領域３の上にＡｕ−Ｇｅとｐｔ
との積層体から成るソース電極５とドレイン電極６とを
形成した。なお、この合金化工程においてはソース電極
５とドレイン電極６のそれぞれの辺縁部に隣接する基板
面が浸蝕されて第３図（ｂ）に示すように浸蝕凹部が生
ずることが多い。

次に、リフトオフに用いた不用のＳｉ０２膜をＮＨ．Ｆ
液によりエッチング除去する。このときにも電極辺縁部
に隣接する浸蝕凹部はさらに浸蝕されることがある。

次に前記と同様のリフトオフ法を再び用いて第３図（Ｃ
）に示すようにゲート電８Ａ９をチャネル領域４上に、
ボンディングパツド電極７及び８をソース電極５とドレ
イン電極６の上に以下のＪ；うにして同時に形成した。

すなわち、まずＳｉ８４を作用ガスとしてＣＶＤ法で第
３図（ｂ）の状態の半導体装置の上にＳｉＯ２膜を厚さ
１００００人堆積させた後、前記と同様にＳｉＯ２膜上
にレジストパターンを形成し、該レジストパターンをマ
スクとして該ｓｈｏ２膜を選択開口してゲート電極及び
ボンディングパッド電極用開口を該Ｓｉｎ２膜に形成し
た。続いて、該レジストパターンの上から真空蒸着法で
Ｔｉ．ＡＩをこの順にそれぞれ厚さ３０００人及び１０
００Ｘずつ堆積させた後、有機溶剤でレジストパターン
を溶解するとレジストパターン上の不用な丁ｉ及びＡＩ
の膜がレジストとともに除去されてＳｉ０２膜の開口部
に入り込んだＴｉ及びＡ１のみが残る。そして不用とな
ったＳｉＯ２膜をＮ８４Ｆを用いてエッチングすること
により除去した。第３図（Ｃ）はこのときの状態を示寸
断面図である。なお、Ｓｉ０２膜除去のときにもソース
電極とドレイン電極の辺縁部に隣接した基板面が浸蝕さ
れるという現象が起こりやすい。

最後に表面保護膜を形成した後、ボンディングパッド電
極上の表面保護膜を選択的に除去すれば、本発明の半導
体素子が完成するが、この最終工程は発明に含まれない
部分であるから図示されていない。

第４図は、不兄明の半導体素子と従来型の半導体素子と
を同数ずつ多数個作り、それぞれ同一ロット内のずべて
の半導体素子の飽和ドレイン電流■。，Ｓを測定して同
一ロット内の半導体素子の■。，，の分布を棒グラフで
表したものであり、第４図（ａ）は本発明のＦＥＴに関
する測定結果、第４図（ｂ）は従来のＦＥＴに関する測
定結果をそれぞれ示しでいる。なお、第４図において横
軸は同一ロット内において飽和ドレイン電流値を示した
ＦＥＴの個数比率Ｒ（％）である。

同図から明らかなように、本発明による半導体素子は従
来素子に比べて特性（Ｉｏｓｓ）のばらつきが少なく、
品質が一定しているので高い歩留りで製造することがで
きる。

第５図は本発明素子にお【プるソース電極の後退距１１
ｌｊ！ｓ（μｍ）を横軸にとり、周波数ＩＧＨｚにおけ
る雑音指数ＮＦを縦軸にとってＮＦの１８に対する依存
性を表したグラフである。このグラフを参照すると、ソ
ース電極の後退距離１５が２．５μｍの附近にＮＦの極
小値があり、またハが５μｍ以上の範囲及び２μｍ以下
の範囲ではＮＦが急増することがわかる。それ故、現在
のＧａＡＳ’ＦＥＴの量産ラインではソース及びドレイ
ン領域とソース及びドレイン電極とのマスク合せ精度が
２μｍ程度であることを８慮して、ｋ，を２μｍ以上に
設定すればソース及びドレイン電極がソース及びトレイ
ン領域からはみ出すことがなく、従って本発明の素子を
現在の量産ラインで製造することができる。

一方、ドレイン領域とチャネル領域との境界からトレイ
ン電極前縁部を後退させたことにより、チャネル領域表
面の浸蝕が防止され、これによりソース・ドレイン間の
破壊耐圧が従来の素子（第１図参照）よりし−製造ロッ
ト内の平均値で５０％も上昇覆ることがわかった。

［発明の効果］ 本発明ではソース及びドレイン電極の相対向する前縁部
をソース及びドレイン領域とチャネル領域との境界面か
ら所定距離だけ後退させるようにしたので、基板浸蝕凹
所がチャネル領域以外の場所に生じ、チャネル領域が浸
蝕される恐れはなくなった。従って、浸蝕凹所が基板表
面に生じたとしても、高濃度領域のソース及びドレイン
領域かもしくは該領域及びチャネル領域以外の基板表面
に生じるため、素子特性に悪影響を与える恐れはほとん
どない。（ソース及びドレイン領域はチャネル領域より
も高８ｉ！度であり且つ深さも深いので該領域の表面が
浸蝕されて掘られても、これによって素子特性、特にＩ
，，，が著しく悪化する恐れは全くない） 以上のように本発明によれば、従来よりも破壊耐圧が著
し《向上し、且つ特性（特に飽和ドレイン電流》の一定
した高品質のＧａＡｓＦＥＴを高い歩留り率で従来の製
造ラインにおいて製造することができる。

【図面の簡単な説明】

第１図は従来のＧａＡＳＳＢＦＥＴ（７）断面図、第２
図は本発明により改良されだＧａＡｓＳＢＦＥＴの一実
施例の断面図、第３図は第２図の素子の製造工程の一例
を示した図、第４図は本発明の素子と従来の素子につい
て一製造ロット内での特性のばらつきを示した図であっ
て第４図（ａ）は本発明の素子に関する結果を、また第
４図（ｂ）は従来の素子に関する結果をそれぞれ示す。 第５図は本発明素子において、ソース領域とチャネル領
域との境界線に対するソース電極前縁部の後退距１１ｌ
１ｓと素子の雑音指数ＮＦとの関係を示した図である。 １・・・基板、２・・・ソース領域、３・・・ドレイン
領域、４・・・チャネル領域、５・・・ソース電極、７
．８・・・ボンデイングパツド電極、９・・・ゲート電
極。 −３５２−

Claims (1)

1. 【特許請求の範囲】 １半絶縁性の半導体基板の一主面に形成された低濃度不
   純物層から成るチャネル領域と、該チャネル領域の両端
   に接するとともに該チャネル領域を挾んで互に対向して
   該半導体基板に形成されている高濃度不純物層のソース
   領域及びドレイン領域と、該ソース領域にオーミツク接
   触するように該ソース領域上に形成されたソース電極と
   、該ドレイン領域にオーミック接触ずるように該ドレイ
   ン領域上に形成されたドレイン電極と、該チャネル領域
   にショットキー接触するように該チャネル領域上に形成
   されたゲートＮ極とを有する電界効果トランジスタにお
   いて、 該ソース電極及び該ドレイン電極の各々の相対向する前
   縁部を該ソース領域と該チャネル領域との境界線及び該
   ドレイン領域と該チャネル領域との境界線からそれぞれ
   所定距離だけ後退させて該ソース電極前縁部と該ドレイ
   ン電極前縁部との間隔が該チャネル領域の長さよりも長
   くなるように構成されていることを特徴とする電界効果
   トランジスタ。