JPS60157262A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS60157262A JPS60157262A JP1296484A JP1296484A JPS60157262A JP S60157262 A JPS60157262 A JP S60157262A JP 1296484 A JP1296484 A JP 1296484A JP 1296484 A JP1296484 A JP 1296484A JP S60157262 A JPS60157262 A JP S60157262A
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- Japan
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- concentration impurity
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
Landscapes
- Engineering & Computer Science (AREA)
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔発明の技術分野〕
この発明は、半絶縁性の化合物半導体基板上に形成され
た集積回路の内、金属−半導体構造の電界効果トランジ
スタ（以下、ＭＥＳ ＦＥＴと称する）の構造に関する
ものである。以下、ＧａＡｓ半導体のｎチャネルＭＥＳ
ＦＥＴを例に説明する。 〔従来技術〕 従来、半絶縁性Ｇ ａ Ａ Ｓ基板上に形成されたＭＥ
Ｓ ＦＥＴの構造として第１図（ａ）〜（ｃ）に示すも
のがあった。これらの図において、１は半絶縁性Ｇ ａ
Ａ ｓ基板（以下単に基板という）、２はゲート電極
、３はソースおよびドレイン電極、４は前記ソースおよ
びドレイン電極３下に形成されたｎ型の高濃度不純物領
域、５は前記ソースおよびドレイン電極３０間に形成さ
れたｎ型の低濃度不純物領域である。 とのＧａＡｓ ＭＥＳ ＦＥＴは、ゲート電極２に電圧
を印加することＫよりゲート電極２直下の低濃度不純物
領域５内に形成される空乏層の厚みを変化させることＫ
より、ソース・ドレイン間の抵抗を変化させて電流のス
イッチングを行うものである。 第１図（ａ） Ｋ示す従来構造のＧａＡｓ ＭＢＳ Ｆ
ＥＴにおいては、ソース・ドレイン間およびソース・ゲ
ート間が、ｎ一層の低濃度不純物領域５で形成されてい
るため、基板１０表面に存在する多数の不純物準位によ
って基板１の内部に形成された表面空乏層が低濃度不純
物領域５の内部に伸長し、導電層の厚みを狭め、特Ｋ
Ｆ ’Ｂ Ｔの固有ソース抵抗を増大させ、かつＦＥＴ
のトランスコンダクタンスを低下させ、高速のスイッチ
ング動作を妨げていた。 この表面空乏層によるＦＥＴのン〜ス抵抗の増大を避け
るために、従来第１図（ｂ）および（Ｃ）に示す構造が
提案されている。 第１図＜ｂ）に示す構造においては、ソース・ゲート間
およびソース・ドレイン間の距離、つまり低濃度不純物
領域５の長さを小さくすることによってソース抵抗の低
減を図っている。しかし、この構造を実現するに商って
は、ゲート電極２とソースおよびドレイン電＆３ならび
にそれらの各電極２，３下の高濃度不純物領域４を形成
するために、非常に厳密な位置合わせ精度が必要とされ
る。 また、第１図（Ｃ）に示す構造においては、ダート電極
２をマスクとして高濃度不純物領域４をイオン注入によ
って形成し、ソース・ゲート間およびドレイン・ゲート
間にｎ型の高濃度不純物領域４′を形成することによっ
て表面空乏層の伸長を防止し、ソース抵抗の低減を図っ
ている。しかし、この構造を実現するに当っては、ゲー
ト電極２の形成後に高濃度不純物領域４を形成し、高温
アニール処理によってキャリアを活性化するために、高
温過程においてゲート電極２のショットキ特性が劣化す
るという欠点がある。さら眞、ゲート電極２をマスクと
して注入された高濃度の不純物が、高温アニール過程に
おいてゲート電極２の下にまで拡散し、ゲート電極２と
の間に寄生容量を形成してＦＥＴの高速スイッチング動
作を妨げるという欠点がある。 〔発明の概要〕 この発明は、上記のような従来のものの欠点を除去する
ためになされたもので、ソースおよびドレイン電極およ
び前記電極下の高濃度不純物領域をゲート電極に極めて
近付けることにより、ソースおよびドレイン抵抗を低減
し、かつゲート寄生容量が形成されることのない高速ス
イッチング動作に適した化合物半導体ＭＥＳ ＦＥＴを
提供することを目的としている。 〔発明の実施例〕 以下、この発明なｎチャネルのＧ ａ Ａ ｓ半導体に
適用した一実施例を第２図について説明する。 第２図において、１〜５は第１図に示すものと同じであ
り、６は前記ソースおよびドレイン電極３のゲート領域
側の下に浅く形成されたｎ型の高濃度不純物領域、Ｔは
掘込ゲート領域である。 次に、この発明による第２図に示す構造のＭＢ２ ＰＥ
Ｔの製造方法について第３図（ａ）〜＜ｈ）を用いて説
明する。 （１） 基板１内にイオン注入によりｎ型の低濃度不純
物領域５を形成する（第３図（ａ））。 〔２〕 同じくマスクを用い−Ｃｎ型の浅い高濃度不純
物領域６を形成する（繭３図（ｂ） ）。 〔３〕 ソースおよびドレイン領域としてｎｆｆ１の深
い高濃度不純物領域４を形成する（第３図（Ｃ））。 〔４〕 高温アニーリングによりキャリアを活性化する
。 〔５〕 ソースおよびドレイン電極となるオーミンク金
属３′を基板１上全面にデポジットする（第３図（ｄ）
）。 〔６〕 レジスト塗布後、ソースおよびドレイン電極３
のパターニングを行い不要部分のレジストを除去する。 そして、残ったレジスト８ａをマスクにして、オーミッ
ク金属３′を通常の選択性ウェット・エツチング方法に
よってエツチングし、ソースおよびドレイン電極３を形
成する（・（第３図（ｅ））。この時、サイド・エッチ
効果により、オーミック金属３′は第３図＜ｅ）の９に
示すように横方向にもエツチングされる。 〔７〕 再びレジストを塗布し、ゲート領域部分のレジ
ストのみを除去する。。そして、前記〔６〕の工程での
パターニングで残ったレジスト８ａと今回のパターニン
グで残ったレジス）８ｂをマスクとして、ゲート領域の
基板１を選択性つニット・エツチング方法によって、低
濃度不純物領域５に達するまで掘込み、掘込ゲート領域
７を形成する（第３図（ｆ））。この時も、サイド・エ
ッチ効果により、基板１は第３図（ｆ）の１０に示すよ
うに横方向にもエツチングされる。また、掘込ゲート領
域１はレジス）８ａによって前記〔６〕の工程で既に位
置決めされているので、レジスト８ａのパターニングの
際には、厳密な位置合わせ精度は必要としない。 〔８〕 ゲート金属２′を全面にデボショットする（第
３図（ｇ））。
た集積回路の内、金属−半導体構造の電界効果トランジ
スタ（以下、ＭＥＳ ＦＥＴと称する）の構造に関する
ものである。以下、ＧａＡｓ半導体のｎチャネルＭＥＳ
ＦＥＴを例に説明する。 〔従来技術〕 従来、半絶縁性Ｇ ａ Ａ Ｓ基板上に形成されたＭＥ
Ｓ ＦＥＴの構造として第１図（ａ）〜（ｃ）に示すも
のがあった。これらの図において、１は半絶縁性Ｇ ａ
Ａ ｓ基板（以下単に基板という）、２はゲート電極
、３はソースおよびドレイン電極、４は前記ソースおよ
びドレイン電極３下に形成されたｎ型の高濃度不純物領
域、５は前記ソースおよびドレイン電極３０間に形成さ
れたｎ型の低濃度不純物領域である。 とのＧａＡｓ ＭＥＳ ＦＥＴは、ゲート電極２に電圧
を印加することＫよりゲート電極２直下の低濃度不純物
領域５内に形成される空乏層の厚みを変化させることＫ
より、ソース・ドレイン間の抵抗を変化させて電流のス
イッチングを行うものである。 第１図（ａ） Ｋ示す従来構造のＧａＡｓ ＭＢＳ Ｆ
ＥＴにおいては、ソース・ドレイン間およびソース・ゲ
ート間が、ｎ一層の低濃度不純物領域５で形成されてい
るため、基板１０表面に存在する多数の不純物準位によ
って基板１の内部に形成された表面空乏層が低濃度不純
物領域５の内部に伸長し、導電層の厚みを狭め、特Ｋ
Ｆ ’Ｂ Ｔの固有ソース抵抗を増大させ、かつＦＥＴ
のトランスコンダクタンスを低下させ、高速のスイッチ
ング動作を妨げていた。 この表面空乏層によるＦＥＴのン〜ス抵抗の増大を避け
るために、従来第１図（ｂ）および（Ｃ）に示す構造が
提案されている。 第１図＜ｂ）に示す構造においては、ソース・ゲート間
およびソース・ドレイン間の距離、つまり低濃度不純物
領域５の長さを小さくすることによってソース抵抗の低
減を図っている。しかし、この構造を実現するに商って
は、ゲート電極２とソースおよびドレイン電＆３ならび
にそれらの各電極２，３下の高濃度不純物領域４を形成
するために、非常に厳密な位置合わせ精度が必要とされ
る。 また、第１図（Ｃ）に示す構造においては、ダート電極
２をマスクとして高濃度不純物領域４をイオン注入によ
って形成し、ソース・ゲート間およびドレイン・ゲート
間にｎ型の高濃度不純物領域４′を形成することによっ
て表面空乏層の伸長を防止し、ソース抵抗の低減を図っ
ている。しかし、この構造を実現するに当っては、ゲー
ト電極２の形成後に高濃度不純物領域４を形成し、高温
アニール処理によってキャリアを活性化するために、高
温過程においてゲート電極２のショットキ特性が劣化す
るという欠点がある。さら眞、ゲート電極２をマスクと
して注入された高濃度の不純物が、高温アニール過程に
おいてゲート電極２の下にまで拡散し、ゲート電極２と
の間に寄生容量を形成してＦＥＴの高速スイッチング動
作を妨げるという欠点がある。 〔発明の概要〕 この発明は、上記のような従来のものの欠点を除去する
ためになされたもので、ソースおよびドレイン電極およ
び前記電極下の高濃度不純物領域をゲート電極に極めて
近付けることにより、ソースおよびドレイン抵抗を低減
し、かつゲート寄生容量が形成されることのない高速ス
イッチング動作に適した化合物半導体ＭＥＳ ＦＥＴを
提供することを目的としている。 〔発明の実施例〕 以下、この発明なｎチャネルのＧ ａ Ａ ｓ半導体に
適用した一実施例を第２図について説明する。 第２図において、１〜５は第１図に示すものと同じであ
り、６は前記ソースおよびドレイン電極３のゲート領域
側の下に浅く形成されたｎ型の高濃度不純物領域、Ｔは
掘込ゲート領域である。 次に、この発明による第２図に示す構造のＭＢ２ ＰＥ
Ｔの製造方法について第３図（ａ）〜＜ｈ）を用いて説
明する。 （１） 基板１内にイオン注入によりｎ型の低濃度不純
物領域５を形成する（第３図（ａ））。 〔２〕 同じくマスクを用い−Ｃｎ型の浅い高濃度不純
物領域６を形成する（繭３図（ｂ） ）。 〔３〕 ソースおよびドレイン領域としてｎｆｆ１の深
い高濃度不純物領域４を形成する（第３図（Ｃ））。 〔４〕 高温アニーリングによりキャリアを活性化する
。 〔５〕 ソースおよびドレイン電極となるオーミンク金
属３′を基板１上全面にデポジットする（第３図（ｄ）
）。 〔６〕 レジスト塗布後、ソースおよびドレイン電極３
のパターニングを行い不要部分のレジストを除去する。 そして、残ったレジスト８ａをマスクにして、オーミッ
ク金属３′を通常の選択性ウェット・エツチング方法に
よってエツチングし、ソースおよびドレイン電極３を形
成する（・（第３図（ｅ））。この時、サイド・エッチ
効果により、オーミック金属３′は第３図＜ｅ）の９に
示すように横方向にもエツチングされる。 〔７〕 再びレジストを塗布し、ゲート領域部分のレジ
ストのみを除去する。。そして、前記〔６〕の工程での
パターニングで残ったレジスト８ａと今回のパターニン
グで残ったレジス）８ｂをマスクとして、ゲート領域の
基板１を選択性つニット・エツチング方法によって、低
濃度不純物領域５に達するまで掘込み、掘込ゲート領域
７を形成する（第３図（ｆ））。この時も、サイド・エ
ッチ効果により、基板１は第３図（ｆ）の１０に示すよ
うに横方向にもエツチングされる。また、掘込ゲート領
域１はレジス）８ａによって前記〔６〕の工程で既に位
置決めされているので、レジスト８ａのパターニングの
際には、厳密な位置合わせ精度は必要としない。 〔８〕 ゲート金属２′を全面にデボショットする（第
３図（ｇ））。
〔９〕 リフトオフ方法により、レジスト８ａ。
８ｂを取り除くと同時にゲート領域以外のゲート金属２
′も取り除き、′ｆ−）電極２を形成する（第３図（ｈ
））。 上記の製造工程において、ＦＥＴのしきい値電圧の制御
は、〔７〕の工程において掘込ゲート領域Ｉの下の低濃
度不純物領域５の厚さを制御することによって容易に行
うことができる。また、ウェット・エツチングによるサ
イドエッチ量は、縦方向のエツチング量と同程度である
ので、ゲート電極２とソースおよびドレイン電極３およ
び高濃度不純物領域６とは接触することなく、極めて近
付けて形成することが可能である。 なお、上記実施例では、ｎチャネルＧａＡｓ半導体のＭ
ＥＳ ＦＥＴの場合について示したが、他の導電性また
は他の化合物半導体であってもよい。 〔発明の効果〕 以上説明したように、この発明によれば、ウェット・エ
ツチングによるサイド・エッチ効果を利用してソースお
よびドレイン電極となるオーミンク金属および前記電極
下の高濃度不純物領域とゲート電極とが接触することな
く、かつ極めて近接して形成されているので、ソースお
よびドレイン抵抗が低く、しかも、ゲート寄生容量の小
さい高速スイッチングに適したＭｇｓ ＦＥＴが得られ
る効果がある。 また、この発明によれは、ゲート電極形成後に高温７二
−ルを行５ことがないので、ゲート電極のショットキ特
性の劣化を招くこともない。さらに、ゲート電極はサイ
ド・エッチ効果を利用して自己整合的に１ンースおよび
ドレイン電槽のほぼ中央に形成されるので、厳密な位置
合わせ精度は必要としない等の利点を有する。
′も取り除き、′ｆ−）電極２を形成する（第３図（ｈ
））。 上記の製造工程において、ＦＥＴのしきい値電圧の制御
は、〔７〕の工程において掘込ゲート領域Ｉの下の低濃
度不純物領域５の厚さを制御することによって容易に行
うことができる。また、ウェット・エツチングによるサ
イドエッチ量は、縦方向のエツチング量と同程度である
ので、ゲート電極２とソースおよびドレイン電極３およ
び高濃度不純物領域６とは接触することなく、極めて近
付けて形成することが可能である。 なお、上記実施例では、ｎチャネルＧａＡｓ半導体のＭ
ＥＳ ＦＥＴの場合について示したが、他の導電性また
は他の化合物半導体であってもよい。 〔発明の効果〕 以上説明したように、この発明によれば、ウェット・エ
ツチングによるサイド・エッチ効果を利用してソースお
よびドレイン電極となるオーミンク金属および前記電極
下の高濃度不純物領域とゲート電極とが接触することな
く、かつ極めて近接して形成されているので、ソースお
よびドレイン抵抗が低く、しかも、ゲート寄生容量の小
さい高速スイッチングに適したＭｇｓ ＦＥＴが得られ
る効果がある。 また、この発明によれは、ゲート電極形成後に高温７二
−ルを行５ことがないので、ゲート電極のショットキ特
性の劣化を招くこともない。さらに、ゲート電極はサイ
ド・エッチ効果を利用して自己整合的に１ンースおよび
ドレイン電槽のほぼ中央に形成されるので、厳密な位置
合わせ精度は必要としない等の利点を有する。
第１図（ａ）〜（Ｃ）は従来の化合物半導体ＭＥＳＦＥ
Ｔの構造を示す断面図、第２図はこの発明による化合物
半導体ＭＥＳＦＥＴの一実施例を示す断面図、第３図（
ａ）〜＜ｈ＞はこの発明による化合物半導体ＭＢＳＦＥ
Ｔの製造方法を示す工程図である。 図中、１は半絶縁性ＧａＡｓ基板、２はゲート電極、２
′はゲート金属、３はソースおよびドレイン電極、３′
はオーミック金属、４．４’、６は高濃度不純物領域、
５は低濃度不純物領域、１は掘込ゲート領域、８ａ、８
ｂはレジストである。 なお、図中の同一符号は同一または相当部分を示す・ 代理人 大巻増雄 （外２名） 第１図 第２図 第３図 第３図 第３図 手続補正書（自発） ５９８２２ 昭和 年 月 日 ３、補正をする者 代表者片山仁へ部 ４、代理人 ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 （１１明細書第５頁１８行の「同じくマスクを」を、［
〔１〕と同じマスクを」と補正する。 （２） 同じく第７頁８行の［し′シストｇａＪを、［
レジスト８ｂＪと補正する。 以上
Ｔの構造を示す断面図、第２図はこの発明による化合物
半導体ＭＥＳＦＥＴの一実施例を示す断面図、第３図（
ａ）〜＜ｈ＞はこの発明による化合物半導体ＭＢＳＦＥ
Ｔの製造方法を示す工程図である。 図中、１は半絶縁性ＧａＡｓ基板、２はゲート電極、２
′はゲート金属、３はソースおよびドレイン電極、３′
はオーミック金属、４．４’、６は高濃度不純物領域、
５は低濃度不純物領域、１は掘込ゲート領域、８ａ、８
ｂはレジストである。 なお、図中の同一符号は同一または相当部分を示す・ 代理人 大巻増雄 （外２名） 第１図 第２図 第３図 第３図 第３図 手続補正書（自発） ５９８２２ 昭和 年 月 日 ３、補正をする者 代表者片山仁へ部 ４、代理人 ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 （１１明細書第５頁１８行の「同じくマスクを」を、［
〔１〕と同じマスクを」と補正する。 （２） 同じく第７頁８行の［し′シストｇａＪを、［
レジスト８ｂＪと補正する。 以上
Claims (1)
- 【特許請求の範囲】 （１１半絶縁性化合物半導体基板上に形成された掘込ゲ
ート領域と、前記掘込ゲート領域に接するソースおよび
ドレイン電極と、前記掘込ゲート領域の掘込み深さより
も深く形成された低濃度不純物領域と、前記掘込ゲート
領域内に前記ソースおよびドレイン電極に接触しないよ
うに形成されたゲート電極とを有する電界効果トランジ
スタを備えたことを特徴とする半導体集積回路。 （２）低濃度不純物領域は、その表面とソースおよびド
レイン電極との間に高濃度不純物領域を具備することを
特徴とする特許請求の範囲第（１１項記載の半導体集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1296484A JPS60157262A (ja) | 1984-01-26 | 1984-01-26 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1296484A JPS60157262A (ja) | 1984-01-26 | 1984-01-26 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60157262A true JPS60157262A (ja) | 1985-08-17 |
Family
ID=11819933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1296484A Pending JPS60157262A (ja) | 1984-01-26 | 1984-01-26 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60157262A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5039879A (ja) * | 1973-08-13 | 1975-04-12 | ||
| JPS5382277A (en) * | 1976-12-28 | 1978-07-20 | Toshiba Corp | Schottky gate field effect transistor |
| JPS54882A (en) * | 1977-06-03 | 1979-01-06 | Fujitsu Ltd | Manufacture of field effect transistor |
| JPS57106082A (en) * | 1980-12-23 | 1982-07-01 | Nippon Telegr & Teleph Corp <Ntt> | Manufacture of schottky junction type electric field effect transistor |
| JPS58105577A (ja) * | 1981-12-18 | 1983-06-23 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
-
1984
- 1984-01-26 JP JP1296484A patent/JPS60157262A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS5382277A (en) * | 1976-12-28 | 1978-07-20 | Toshiba Corp | Schottky gate field effect transistor |
| JPS54882A (en) * | 1977-06-03 | 1979-01-06 | Fujitsu Ltd | Manufacture of field effect transistor |
| JPS57106082A (en) * | 1980-12-23 | 1982-07-01 | Nippon Telegr & Teleph Corp <Ntt> | Manufacture of schottky junction type electric field effect transistor |
| JPS58105577A (ja) * | 1981-12-18 | 1983-06-23 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
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