JPS58202577A - 電界効果トランジスタの製造方法 - Google Patents
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-
- H—ELECTRICITY
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- H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
- H01J29/00—Details of cathode-ray tubes or of electron-beam tubes of the types covered by group H01J31/00
- H01J29/46—Arrangements of electrodes and associated parts for generating or controlling the ray or beam, e.g. electron-optical arrangement
- H01J29/80—Arrangements for controlling the ray or beam after passing the main deflection system, e.g. for post-acceleration or post-concentration, for colour switching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、ソース抵抗が低く、ゲート耐圧が高く、か
つ製造の再現性を良好にする電界効果トランジスタの製
造方法に関する。
つ製造の再現性を良好にする電界効果トランジスタの製
造方法に関する。
砒化ガリウム(GaAs)をはじめとする化合物半導体
材料はシリコン(Si)に比較しキャリアの移動度及び
飽和ドリフト速度が大きい利点から特に高周波、高速装
置の半導体材料として注目されている。特にGaAsを
用いたショットキ形電界効果トランジスタ(MESFE
T)にあっては、高周波、高速装置として十分な性能を
得させるため、制御電極即ちゲート電極のチャネル方向
の長さをミクロンあるいはサブミクロンのオーダに形成
すると共にソース電極とゲート電極との間の直流抵抗即
ちソース抵抗を極力紙くする工夫がなされている第1図
断面図にこのような従来の素子の一例を示す。図例はま
ずG a A s半絶縁性基板(1)上に高抵抗G a
A sバフフッ層(2)を介してキャリア濃度約l
X ] Q17am−” 、厚さ0.1〜0.2/Am
のN形G a A s動作層(N層)(31をエピタキ
シャル成長した後、オーム性接触からなるソース電極(
4)及びドレイン電極(5)と、ショットキ接触からな
るゲート電極(6)とを動作層(3)上に配置しである
ものである。この例の特徴は動作層のエツチング工程が
ないためにソースとドレインの間の飽和電流(ID8S
)の均一性が良いことであるが、欠点としてソース、ド
レイン等オーミック電極下方のN層が薄いためにオーミ
ック電極の抵抗が高く、従ってソース抵抗が高いことが
ある。
材料はシリコン(Si)に比較しキャリアの移動度及び
飽和ドリフト速度が大きい利点から特に高周波、高速装
置の半導体材料として注目されている。特にGaAsを
用いたショットキ形電界効果トランジスタ(MESFE
T)にあっては、高周波、高速装置として十分な性能を
得させるため、制御電極即ちゲート電極のチャネル方向
の長さをミクロンあるいはサブミクロンのオーダに形成
すると共にソース電極とゲート電極との間の直流抵抗即
ちソース抵抗を極力紙くする工夫がなされている第1図
断面図にこのような従来の素子の一例を示す。図例はま
ずG a A s半絶縁性基板(1)上に高抵抗G a
A sバフフッ層(2)を介してキャリア濃度約l
X ] Q17am−” 、厚さ0.1〜0.2/Am
のN形G a A s動作層(N層)(31をエピタキ
シャル成長した後、オーム性接触からなるソース電極(
4)及びドレイン電極(5)と、ショットキ接触からな
るゲート電極(6)とを動作層(3)上に配置しである
ものである。この例の特徴は動作層のエツチング工程が
ないためにソースとドレインの間の飽和電流(ID8S
)の均一性が良いことであるが、欠点としてソース、ド
レイン等オーミック電極下方のN層が薄いためにオーミ
ック電極の抵抗が高く、従ってソース抵抗が高いことが
ある。
第2図a−dの断面図はこの第1図例に対し、オーミッ
ク電極下のN層を厚くしてソース抵抗を低く得るように
した例で工程順に得られる生成品に係る。まず第2図a
で第1図例に比べN層(3)を2〜8倍厚く形成し、オ
ーミック電極(4)、(5)を形成してからゲート電極
用開口域″□をおくフォトレジストパターン(7)を形
成する。次にbでこの開口部を通してN層(3)を01
〜02μmの厚さになる才でエツチングしたのち、ci
こ示すようにただちにゲート電極となる金属面を蒸着す
る。つぎにdに示すようにフォトレジスト(7)をその
上の不要の金属(61とともに除去することによってゲ
ート電極(6)が形成される。この例においてはオーミ
ック電極下のN層の厚さは0.4〜08μmに厚くおか
れ、しかも0.1〜042μm厚のN層部分はゲート直
下及びその左右の0.2〜0.7μm程度の短い範囲に
限られるため、ソース抵抗を非常に低減させることがで
きる。しかしN層を厚く形成することによるN層の厚み
と濃度の不均一性、ゲート蒸着前の8層エツチング工程
におけるエツチングの不均一性が大きいために、ID8
8の不均一性を大にする。
ク電極下のN層を厚くしてソース抵抗を低く得るように
した例で工程順に得られる生成品に係る。まず第2図a
で第1図例に比べN層(3)を2〜8倍厚く形成し、オ
ーミック電極(4)、(5)を形成してからゲート電極
用開口域″□をおくフォトレジストパターン(7)を形
成する。次にbでこの開口部を通してN層(3)を01
〜02μmの厚さになる才でエツチングしたのち、ci
こ示すようにただちにゲート電極となる金属面を蒸着す
る。つぎにdに示すようにフォトレジスト(7)をその
上の不要の金属(61とともに除去することによってゲ
ート電極(6)が形成される。この例においてはオーミ
ック電極下のN層の厚さは0.4〜08μmに厚くおか
れ、しかも0.1〜042μm厚のN層部分はゲート直
下及びその左右の0.2〜0.7μm程度の短い範囲に
限られるため、ソース抵抗を非常に低減させることがで
きる。しかしN層を厚く形成することによるN層の厚み
と濃度の不均一性、ゲート蒸着前の8層エツチング工程
におけるエツチングの不均一性が大きいために、ID8
8の不均一性を大にする。
これに対し、ソース抵抗を低くし且つ特性の不均一性を
少なくするためにN層を薄く形成しておきオーミック電
極の下ψ部分に高濃度層(N層層)を配置した素子があ
る。例えば第3同断面図例は、オーミック電極が□形成
される部分にイオン注入によりN層よりも高濃度で厚い
導電層のN“層(8)が形成されている。この場合には
第1図例に比較してソース抵抗がかなり低減できるが、
1層(8)のパターン形成とゲート電極(6)のパター
ン形成とを別のマスク合わせ工程で形成するために、そ
の距離を1μm以下に精度良く保つことは困難である。
少なくするためにN層を薄く形成しておきオーミック電
極の下ψ部分に高濃度層(N層層)を配置した素子があ
る。例えば第3同断面図例は、オーミック電極が□形成
される部分にイオン注入によりN層よりも高濃度で厚い
導電層のN“層(8)が形成されている。この場合には
第1図例に比較してソース抵抗がかなり低減できるが、
1層(8)のパターン形成とゲート電極(6)のパター
ン形成とを別のマスク合わせ工程で形成するために、そ
の距離を1μm以下に精度良く保つことは困難である。
これを再現性よく製造するためにはN層層とゲート電極
との距離を1μm以上にする必要があるため、N層層と
ゲート電極との間のN層(3)の直流抵抗が高くなり、
したがって第2図例に比較するとソース抵抗を高くする
。
との距離を1μm以上にする必要があるため、N層層と
ゲート電極との間のN層(3)の直流抵抗が高くなり、
したがって第2図例に比較するとソース抵抗を高くする
。
N層層とゲート電極とをセルファライン方式で形成でき
れば、上記の不均一性を解消でき、しかもソース抵抗を
低くすることができる。第4図a〜Cの断面図は、ゲー
ト電極(6)をマスクに用い、N層層(8)をイオン注
入により形成する方法に係る素子で工程順に得られる生
成品を示す。イオン注入の後に約850°0のアニール
を施すので、これに耐える金属をゲート電極に用いるこ
とがこの方法の条件である。例えばTi−W−8iを用
いることが知られている。
れば、上記の不均一性を解消でき、しかもソース抵抗を
低くすることができる。第4図a〜Cの断面図は、ゲー
ト電極(6)をマスクに用い、N層層(8)をイオン注
入により形成する方法に係る素子で工程順に得られる生
成品を示す。イオン注入の後に約850°0のアニール
を施すので、これに耐える金属をゲート電極に用いるこ
とがこの方法の条件である。例えばTi−W−8iを用
いることが知られている。
第5図a−eの断面図はN層層とゲート電極とがセルフ
ァライン方式で設けられた他の素子例について工程順に
得られる断面図を示している。まずaで、基板(11上
にゲート部分を開口されている8nドープS i 02
(9)とアンドープ5totHとの二層膜を形成し、
この開口を通してN層(3)のイオン注入を行なう、次
にbに示すように約s o o ’oの処理によりイオ
ン注入層の活性化を行なってN層(3)を形成するとと
もに8nドーグ8i0!(91中の8nをG a A
a中に拡散することによってN層の両隣にN”m (8
)を形成する。さらにCでアンドープ8i0□翰と8n
ドープ8 iox (91をスペーサとするリフトオフ
法によりA u −G e−ニッケル(Ni )のパタ
ーニングヲ行なってソース電極(4)とドレイン電極(
5)を形成する工程にひきつづいて、前記ゲート部より
も若干広い開口を有するフォトレジストパターンμBを
形成した後、dでゲート電極となる金属面を蒸着する。
ァライン方式で設けられた他の素子例について工程順に
得られる断面図を示している。まずaで、基板(11上
にゲート部分を開口されている8nドープS i 02
(9)とアンドープ5totHとの二層膜を形成し、
この開口を通してN層(3)のイオン注入を行なう、次
にbに示すように約s o o ’oの処理によりイオ
ン注入層の活性化を行なってN層(3)を形成するとと
もに8nドーグ8i0!(91中の8nをG a A
a中に拡散することによってN層の両隣にN”m (8
)を形成する。さらにCでアンドープ8i0□翰と8n
ドープ8 iox (91をスペーサとするリフトオフ
法によりA u −G e−ニッケル(Ni )のパタ
ーニングヲ行なってソース電極(4)とドレイン電極(
5)を形成する工程にひきつづいて、前記ゲート部より
も若干広い開口を有するフォトレジストパターンμBを
形成した後、dでゲート電極となる金属面を蒸着する。
ついでeに示すようにフォトレジスト(Illをその上
の金属(6)とともに除去してゲート電極(6)を形成
しである。
の金属(6)とともに除去してゲート電極(6)を形成
しである。
第4図、第5同各例に共通していることは、先にも述べ
たようにN層層とゲート電極とがセルファライン方式で
形成されるので、ソース抵抗が低くかつ均一にできるこ
とであるが、N+1wとゲート電極、ドレイン電極とが
隣接する構造となるためゲートとソース又はゲートとド
レインとの間のショットキ逆耐圧即ちゲート耐圧が低く
なってしまうことである。従って第4図と第5図の例は
、いずれも低ドレイン電圧で使用する低ピンチオフ電圧
のMISFETを形成する場合にしか実用性がない。
たようにN層層とゲート電極とがセルファライン方式で
形成されるので、ソース抵抗が低くかつ均一にできるこ
とであるが、N+1wとゲート電極、ドレイン電極とが
隣接する構造となるためゲートとソース又はゲートとド
レインとの間のショットキ逆耐圧即ちゲート耐圧が低く
なってしまうことである。従って第4図と第5図の例は
、いずれも低ドレイン電圧で使用する低ピンチオフ電圧
のMISFETを形成する場合にしか実用性がない。
この発明は上記の欠点を除きソース抵抗が低くかつゲー
ト耐圧が高く改良されたMB8FF!Tを均一性良く形
成する製造方法を提供するものである。
ト耐圧が高く改良されたMB8FF!Tを均一性良く形
成する製造方法を提供するものである。
即ちこの発明は (1)半絶縁性半導体基板表面にイオ
ン注入を行ないアニールを施して一方導電型半導体動作
層を設け、この動作層上にオーム性接触するソース電極
及びドレイン−極と、ショットキ接触するゲート電極と
を設i茗□電界効果トランジスタの製造方法において、
イオン注入工程後に基板表面に二酸化珪素を主成分とす
る第一の薄膜と、その表面番こ他の物質からなり、かつ
少くともゲート電極となる部分に開口を備える第二の薄
膜とを順次形成し、ついでこの第二の薄膜の開口を通し
て第一の薄膜をエツチングして第二の薄膜よりも広い開
口を第一の薄膜に形成してアニールを施し、さらに第二
の薄膜の開口を通してゲート電極を被着形成する電界効
果トランジスタの製造方法、又は (2)半絶縁性半導
体基板として砒化ガリウムを用いる前記(1)項に記載
の電界効果トランジスタの製造方法にある。
ン注入を行ないアニールを施して一方導電型半導体動作
層を設け、この動作層上にオーム性接触するソース電極
及びドレイン−極と、ショットキ接触するゲート電極と
を設i茗□電界効果トランジスタの製造方法において、
イオン注入工程後に基板表面に二酸化珪素を主成分とす
る第一の薄膜と、その表面番こ他の物質からなり、かつ
少くともゲート電極となる部分に開口を備える第二の薄
膜とを順次形成し、ついでこの第二の薄膜の開口を通し
て第一の薄膜をエツチングして第二の薄膜よりも広い開
口を第一の薄膜に形成してアニールを施し、さらに第二
の薄膜の開口を通してゲート電極を被着形成する電界効
果トランジスタの製造方法、又は (2)半絶縁性半導
体基板として砒化ガリウムを用いる前記(1)項に記載
の電界効果トランジスタの製造方法にある。
以下この発明の実施例方法について図面を参照して説明
する。
する。
(1)第6図a ” 1はこの例で工程順に得られる生
成品断面図である。まずaに示すように、 Crドープ
半絶縁性G a A a半導体基板(1)上に例えば硅
素イオン(8i”)を例えば加速電圧120kV、
ドース量3.5 X 10”cm−’でi文し、注入層
(12+を形成する。次に第一の薄膜としてアンドープ
8i01膜a〜を例えばモノシラン(SiH,)と酸素
(0,)と(7)CVD (Chemical vop
or deposition )法により1000〜5
000Xの厚さに形成する。更にアンドープ8i0゜膜
上に第二の薄膜として雪化硅素(8i、N、)膜(14
1を800〜3000Xの厚さで形成する。次にゲート
形成部分に開口(151をおくようにフォトレジスト膜
パターン(7)を形成する。次にbに示すようにこの開
口(15+を通してサイドエッチの少ないエツチング法
。
成品断面図である。まずaに示すように、 Crドープ
半絶縁性G a A a半導体基板(1)上に例えば硅
素イオン(8i”)を例えば加速電圧120kV、
ドース量3.5 X 10”cm−’でi文し、注入層
(12+を形成する。次に第一の薄膜としてアンドープ
8i01膜a〜を例えばモノシラン(SiH,)と酸素
(0,)と(7)CVD (Chemical vop
or deposition )法により1000〜5
000Xの厚さに形成する。更にアンドープ8i0゜膜
上に第二の薄膜として雪化硅素(8i、N、)膜(14
1を800〜3000Xの厚さで形成する。次にゲート
形成部分に開口(151をおくようにフォトレジスト膜
パターン(7)を形成する。次にbに示すようにこの開
口(15+を通してサイドエッチの少ないエツチング法
。
例えばCF、プラズマを利用したプラズマエツチング法
により8isN4膜α4をエツチングした後、さらにC
に示すように8i01膜a〜をフッ化水素酸(HF)と
フッ化アンモニウム(NH,F)からなる溶液によって
サイドエッチ量が0.3〜1μmとなるようにエツチン
グする。つづいてdでフォトレジスト(7)を除去する
。次にCに示すように砒素(As)雰囲気巾約850℃
で約15分間の了ニールを施すことによりイオン注入層
(12+を活性化する。この時第7図に示すように8
i02膜0に覆われないイオン注入層はピークキャリア
濃度的1 x 10* y ロー3の浅いキャリア濃度
ゾロファイ(イ)を持つ導電層(N層)(3)を形成し
、8 io、膜03が覆っているイオン注入層はピーク
キャリ了濃度約2 X 10” 2−”と高くしかも深
いキャリア濃度プロファイル(01を持つ導電層(N層
層)−を形成することが実験的に確かめられている。次
にfでN”I□−上にオーミック電極を形成するために
、オーミック電極形成用の開口αGを有するフォトレジ
スト膜パターンaηを形成子る。ついでgでこの開口(
161を通して再びプラズマエツチング及びHP−NH
,F溶液によるエツチングで8i、N、膜(141及び
8i0.膜a3をエツチングしてからhに示すように金
−ゲルマニウム合金(Au −()e ) (41、(
45’)、(5)を真空蒸着し、iに示すようにフォト
レジスト膜07)をその上の不要のAu −Ge (4
5)とともに除去し。
により8isN4膜α4をエツチングした後、さらにC
に示すように8i01膜a〜をフッ化水素酸(HF)と
フッ化アンモニウム(NH,F)からなる溶液によって
サイドエッチ量が0.3〜1μmとなるようにエツチン
グする。つづいてdでフォトレジスト(7)を除去する
。次にCに示すように砒素(As)雰囲気巾約850℃
で約15分間の了ニールを施すことによりイオン注入層
(12+を活性化する。この時第7図に示すように8
i02膜0に覆われないイオン注入層はピークキャリア
濃度的1 x 10* y ロー3の浅いキャリア濃度
ゾロファイ(イ)を持つ導電層(N層)(3)を形成し
、8 io、膜03が覆っているイオン注入層はピーク
キャリ了濃度約2 X 10” 2−”と高くしかも深
いキャリア濃度プロファイル(01を持つ導電層(N層
層)−を形成することが実験的に確かめられている。次
にfでN”I□−上にオーミック電極を形成するために
、オーミック電極形成用の開口αGを有するフォトレジ
スト膜パターンaηを形成子る。ついでgでこの開口(
161を通して再びプラズマエツチング及びHP−NH
,F溶液によるエツチングで8i、N、膜(141及び
8i0.膜a3をエツチングしてからhに示すように金
−ゲルマニウム合金(Au −()e ) (41、(
45’)、(5)を真空蒸着し、iに示すようにフォト
レジスト膜07)をその上の不要のAu −Ge (4
5)とともに除去し。
つづいて不活性又は還元性ガス例えば水素(H暑)雰囲
気中で約450℃の熱処理を施してソース電極(4)及
びドレイン電極(5)となるオーミック電極を形成する
。次にjでゲート電極を形成するためにゲート形成部分
でよりもやや大きな開口a9を有するフォトレジスト膜
(7)を形成し、ついでkで例えばアルミニウム(Aj
) (6’lを真空蒸着し、jに示すようにフォトレジ
スト膜(7)をその上の不要のAI(6とともに除去し
、ショットキ接合からなるゲート電極(6)を形成する
。以上の工程によりソース抵抗が低くゲート耐圧が高い
MBSFBTが均一性よく形成される。
気中で約450℃の熱処理を施してソース電極(4)及
びドレイン電極(5)となるオーミック電極を形成する
。次にjでゲート電極を形成するためにゲート形成部分
でよりもやや大きな開口a9を有するフォトレジスト膜
(7)を形成し、ついでkで例えばアルミニウム(Aj
) (6’lを真空蒸着し、jに示すようにフォトレジ
スト膜(7)をその上の不要のAI(6とともに除去し
、ショットキ接合からなるゲート電極(6)を形成する
。以上の工程によりソース抵抗が低くゲート耐圧が高い
MBSFBTが均一性よく形成される。
この工程で形成されるN+層關はN層(3)に比ベシー
ト抵抗が数分の工程度に小さく、シかもN”層(財)の
厚みの効果でオーミック電極の抵抗も低くなるため、上
記実施例に従って形成されたMBSFBTのソース抵抗
は低くなる。また上記実施例によればN”#(61とゲ
ート電極(6)とは工程中8i01膜のサイドエッチ量
、すなわち0.3〜1μmだけ離れているためにゲート
耐圧を十分高く保つことができる。さらにゲート電極と
1層との距離が工程中8i01膜のサイドエッチ量で決
められるセルファライン方式によるために、両者の位置
関係は特に精密なマスク合わせに依らなくても精度よく
配置することができる。
ト抵抗が数分の工程度に小さく、シかもN”層(財)の
厚みの効果でオーミック電極の抵抗も低くなるため、上
記実施例に従って形成されたMBSFBTのソース抵抗
は低くなる。また上記実施例によればN”#(61とゲ
ート電極(6)とは工程中8i01膜のサイドエッチ量
、すなわち0.3〜1μmだけ離れているためにゲート
耐圧を十分高く保つことができる。さらにゲート電極と
1層との距離が工程中8i01膜のサイドエッチ量で決
められるセルファライン方式によるために、両者の位置
関係は特に精密なマスク合わせに依らなくても精度よく
配置することができる。
なおこの実施例で注入層上に形成したアンドープ510
1g[131の代わりに錫(Sm辷ドープのstorm
を用いてもよろしい。このSnドーゾ5i01膜を半絶
縁性GaAs基板上に形成するためには、例えば高沸点
溶融エチレングリコールモノエチルエーテルに硅素化合
物(S i (OH)4 )と不純物拡散剤(Sn)ヲ
溶かしたエマルジョンをスピナにより回転塗布し、ベー
タ処理する方法を用い、エツチングには上記実施例と同
様にHP−NH,F溶液を用いる。anドーゾBrow
膜を使用した場合には、アニール時に8nの拡散を伴う
から、N+Iiiの表面キャリア濃度が約I X I
Q18cm+−”と更に高く形成される。このため先の
実施例の場合よりもゴ層(6Fjのシート抵抗及びオー
ミック電極+41. +51の抵抗が更に低くなり、■
8FETのソース抵抗を低くすることが可能となる。
1g[131の代わりに錫(Sm辷ドープのstorm
を用いてもよろしい。このSnドーゾ5i01膜を半絶
縁性GaAs基板上に形成するためには、例えば高沸点
溶融エチレングリコールモノエチルエーテルに硅素化合
物(S i (OH)4 )と不純物拡散剤(Sn)ヲ
溶かしたエマルジョンをスピナにより回転塗布し、ベー
タ処理する方法を用い、エツチングには上記実施例と同
様にHP−NH,F溶液を用いる。anドーゾBrow
膜を使用した場合には、アニール時に8nの拡散を伴う
から、N+Iiiの表面キャリア濃度が約I X I
Q18cm+−”と更に高く形成される。このため先の
実施例の場合よりもゴ層(6Fjのシート抵抗及びオー
ミック電極+41. +51の抵抗が更に低くなり、■
8FETのソース抵抗を低くすることが可能となる。
(2)第8図a ” fはこの例で工程順に得られる生
成品断面図である。この例の特徴はニオブ(Nb)薄膜
を第二の薄膜に用いている点にある。まず第8図aで、
Crドープ半絶縁性G a A m基板にSiイオンを
エネルギー 20 keV、ドーズ量3,5XIQ”c
m−”で注入し、Siイオン注入層+12Jを形成する
。次にbでまず注入層α2を“。
成品断面図である。この例の特徴はニオブ(Nb)薄膜
を第二の薄膜に用いている点にある。まず第8図aで、
Crドープ半絶縁性G a A m基板にSiイオンを
エネルギー 20 keV、ドーズ量3,5XIQ”c
m−”で注入し、Siイオン注入層+12Jを形成する
。次にbでまず注入層α2を“。
含む基体面上全面に、第一の薄膜としてCVI)−8i
0.膜αJを約4000X堆積付着し、更にその上にN
b薄膜6秒をE−gun蒸着装置により約1000X蒸
着する。次にホトレジスト膜(7)を全面に塗布し、ホ
トエツチング技術によってこのレジスト膜に開口を設け
、この開口(+51を通して、フレオンガス(CF、
)及び酸素(0,)ヲ導くプラズマエツチングによりN
b薄膜賭をエツチングし、ゲート電極長jに相当する長
さの窓を形成する。次に、前記の窓を通してCVD−5
iot 膜Q31をエツチングする。この際オーバーエ
ツチングによりNb膜Oaに設けた窓より面積の大きい
窓が形成される。ついでオートレジスト膜(7)を剥離
し、砒素(As)を含んだアルゴン(Ar)雰囲気中で
850℃15分間のアニールを行うと、イオン注入層が
活性化され、動作層(3)が形成される。
0.膜αJを約4000X堆積付着し、更にその上にN
b薄膜6秒をE−gun蒸着装置により約1000X蒸
着する。次にホトレジスト膜(7)を全面に塗布し、ホ
トエツチング技術によってこのレジスト膜に開口を設け
、この開口(+51を通して、フレオンガス(CF、
)及び酸素(0,)ヲ導くプラズマエツチングによりN
b薄膜賭をエツチングし、ゲート電極長jに相当する長
さの窓を形成する。次に、前記の窓を通してCVD−5
iot 膜Q31をエツチングする。この際オーバーエ
ツチングによりNb膜Oaに設けた窓より面積の大きい
窓が形成される。ついでオートレジスト膜(7)を剥離
し、砒素(As)を含んだアルゴン(Ar)雰囲気中で
850℃15分間のアニールを行うと、イオン注入層が
活性化され、動作層(3)が形成される。
同時に8i0z開口以外の部分では5i01膜を伴いア
ニールされる為、第7図に示した現象と同様の事態が起
る。この結果表面電子濃度が高く、厚い導電層で且つ動
作層領域(3)にセルフアラインメントされたソース、
ドレインの各領域(財)が形成される。
ニールされる為、第7図に示した現象と同様の事態が起
る。この結果表面電子濃度が高く、厚い導電層で且つ動
作層領域(3)にセルフアラインメントされたソース、
ドレインの各領域(財)が形成される。
この状態をCに示す。次にdに示すように蒸着等の薄膜
作成技術により、ゲート電極(6)となるタンタル(T
a)金属を前記の窓を通して動作層(3)上に被着する
。この際ショットキ接合の面積は、b図でNb膜0旧と
設けられた開口の大きさに規定され、領域(3)よりも
小さいものとなる。ついで8i01膜αJの残りの部分
から、リフトオフしeに示す構造とする。最後に通常の
ホトエッチ工程と薄膜作成工程、及びγロイ工程を経て
fに示すようにソース電極(4)とドレイン電極(5)
を設け、MBSFBTを完成する。この例の方法で作成
したソース・ドレイン間隔4Am、ゲート長IJ1mの
MBSFBTは、第3例構造のMESFBTに比べ、ソ
ース抵抗は約173に、伝達コンダクタンスは約2倍に
改善され、ゲート耐圧も12〜15V良好な値を示す。
作成技術により、ゲート電極(6)となるタンタル(T
a)金属を前記の窓を通して動作層(3)上に被着する
。この際ショットキ接合の面積は、b図でNb膜0旧と
設けられた開口の大きさに規定され、領域(3)よりも
小さいものとなる。ついで8i01膜αJの残りの部分
から、リフトオフしeに示す構造とする。最後に通常の
ホトエッチ工程と薄膜作成工程、及びγロイ工程を経て
fに示すようにソース電極(4)とドレイン電極(5)
を設け、MBSFBTを完成する。この例の方法で作成
したソース・ドレイン間隔4Am、ゲート長IJ1mの
MBSFBTは、第3例構造のMESFBTに比べ、ソ
ース抵抗は約173に、伝達コンダクタンスは約2倍に
改善され、ゲート耐圧も12〜15V良好な値を示す。
なおこの例では、ゲート電極(6)としてTa金属を用
いているが、このゲート電極材料は、絶縁膜Qlのエツ
チング液に対する耐蝕性を備え、ソース・ドレイン電極
をγロイして作成する工程を経ても良好なショットキ接
合を維持するものであれば、これに限らない。この例に
使用したTa金属は耐蝕性に優れる上アロイエ程により
一層安定なショットキ接合を形成するので、効果を特に
優れたものとする材料である。又この例で絶縁膜にSi
ngを用いているが、他の絶縁膜、例えばSi3N4を
用いても良い。又基体としてCrドープG a A s
を用いているが、FeドープG a A s基体を用い
ても良い。イオン打込みの不純物も8iに限らず、他の
ドナー不純物のイオン例えば8.8eなどであってさし
支えない。
いているが、このゲート電極材料は、絶縁膜Qlのエツ
チング液に対する耐蝕性を備え、ソース・ドレイン電極
をγロイして作成する工程を経ても良好なショットキ接
合を維持するものであれば、これに限らない。この例に
使用したTa金属は耐蝕性に優れる上アロイエ程により
一層安定なショットキ接合を形成するので、効果を特に
優れたものとする材料である。又この例で絶縁膜にSi
ngを用いているが、他の絶縁膜、例えばSi3N4を
用いても良い。又基体としてCrドープG a A s
を用いているが、FeドープG a A s基体を用い
ても良い。イオン打込みの不純物も8iに限らず、他の
ドナー不純物のイオン例えば8.8eなどであってさし
支えない。
このようなこの発明によれば、実質的に動作層となるN
層の形成は、イオン注入とAs雰囲気中のキャップレス
アニールにより再現性良く行なわれ。
層の形成は、イオン注入とAs雰囲気中のキャップレス
アニールにより再現性良く行なわれ。
を層の形成は、イオン注入とSi0gキャップアニール
又はこれと8iOx中にドープしたanの拡散とにより
表面キャリア濃度が高く、かつ深く形成され。
又はこれと8iOx中にドープしたanの拡散とにより
表面キャリア濃度が高く、かつ深く形成され。
ゲート電極とN″″層との位置合わせは、StO,膜の
サイドエッチを利用したセルファライン法により精度良
く行なわれることにより、ソース抵抗が低く、ゲート耐
圧が高くかつ再現性よ< MnsrgTを形成する方法
を提供できる。
サイドエッチを利用したセルファライン法により精度良
く行なわれることにより、ソース抵抗が低く、ゲート耐
圧が高くかつ再現性よ< MnsrgTを形成する方法
を提供できる。
第1図〜第5図は従来のMFt8Ii’ET製造方法を
1説明するための生成品断面図、第6図及び第7図はこ
の発明のME8FBTの製造方法実施例に係る生成品断
面図及びキャリア濃度プロファイル例。 第8図は他の実施例方法に係る生成品断面図である。 第6図・及び第8図で 0)・・・半絶縁性GaAs半導体基板(3)・・・N
層 (4)・・・ソース電極(5)・・・ド
レイン電極 (6)・・・ゲート電極(7)・・・フ
オレジスト 面・・・ゲート形成時の蒸着金属 (8)・・・1層 03・・アンドープs
IO,膜Q41・・・5iBN4膜 a51.
ae・・・フォトレジストの開口(45′)・・ソース
及びドレイン形成時の蒸着金属az・・・イオン注入層
08・・・Nb薄膜1111、、、・□ 代理人 弁理士 井 上 −男 第 7 図 第 8 図 第 8 図 363−
1説明するための生成品断面図、第6図及び第7図はこ
の発明のME8FBTの製造方法実施例に係る生成品断
面図及びキャリア濃度プロファイル例。 第8図は他の実施例方法に係る生成品断面図である。 第6図・及び第8図で 0)・・・半絶縁性GaAs半導体基板(3)・・・N
層 (4)・・・ソース電極(5)・・・ド
レイン電極 (6)・・・ゲート電極(7)・・・フ
オレジスト 面・・・ゲート形成時の蒸着金属 (8)・・・1層 03・・アンドープs
IO,膜Q41・・・5iBN4膜 a51.
ae・・・フォトレジストの開口(45′)・・ソース
及びドレイン形成時の蒸着金属az・・・イオン注入層
08・・・Nb薄膜1111、、、・□ 代理人 弁理士 井 上 −男 第 7 図 第 8 図 第 8 図 363−
Claims (2)
- (1)半絶縁性半導体基板表面にイオン注入を行ないア
ニールを施して一方導電型半導体動作層を設け、この動
作層上にオーム性接触するソース電極及びドレイン電極
と、ショットキ接触するゲート電極とを設ける電界効果
トランジスタの製造方法において、イオン注入工程後に
基板表面に二酸化珪素を主成分とする第一の薄膜と、そ
の表面に他の物質からなり、かつ少くともゲート電極と
なる部分に開口を備える第二の薄膜とを順次形成し、つ
いでこの第二の薄膜の開口を通して第一の薄膜の開口を
通してゲート電極を被着形成することを特徴とする電界
効果トランジスタの製造方法。 - (2)半絶縁性半導体基板として砒化ガリウムを用いる
ことを特徴とする特許請求の範囲第1項に記載の電界効
果トランジスタの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8483982A JPS58202577A (ja) | 1982-05-21 | 1982-05-21 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8483982A JPS58202577A (ja) | 1982-05-21 | 1982-05-21 | 電界効果トランジスタの製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58202577A true JPS58202577A (ja) | 1983-11-25 |
Family
ID=13841956
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8483982A Pending JPS58202577A (ja) | 1982-05-21 | 1982-05-21 | 電界効果トランジスタの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58202577A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100388575C (zh) * | 2003-03-17 | 2008-05-14 | 北京邮电大学 | 磷化铟基光电子器件中楔形腔和平行腔结构实现方法 |
-
1982
- 1982-05-21 JP JP8483982A patent/JPS58202577A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100388575C (zh) * | 2003-03-17 | 2008-05-14 | 北京邮电大学 | 磷化铟基光电子器件中楔形腔和平行腔结构实现方法 |
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