JPS58202577A - 電界効果トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、ソース抵抗が低く、ゲート耐圧が高く、か
つ製造の再現性を良好にする電界効果トランジスタの製
造方法に関する。

〔発明の技術的背景とその問題点〕

砒化ガリウム（ＧａＡｓ）をはじめとする化合物半導体
材料はシリコン（Ｓｉ）に比較しキャリアの移動度及び
飽和ドリフト速度が大きい利点から特に高周波、高速装
置の半導体材料として注目されている。特にＧａＡｓを
用いたショットキ形電界効果トランジスタ（ＭＥＳＦＥ
Ｔ）にあっては、高周波、高速装置として十分な性能を
得させるため、制御電極即ちゲート電極のチャネル方向
の長さをミクロンあるいはサブミクロンのオーダに形成
すると共にソース電極とゲート電極との間の直流抵抗即
ちソース抵抗を極力紙くする工夫がなされている第１図
断面図にこのような従来の素子の一例を示す。図例はま
ずＧ　ａ　Ａ　ｓ半絶縁性基板（１）上に高抵抗Ｇ　ａ
　Ａ　ｓバフフッ層（２）を介してキャリア濃度約ｌ　
Ｘ　］　Ｑ１７ａｍ−”　、厚さ０．１〜０．２／Ａｍ
のＮ形Ｇ　ａ　Ａ　ｓ動作層（Ｎ層）（３１をエピタキ
シャル成長した後、オーム性接触からなるソース電極（
４）及びドレイン電極（５）と、ショットキ接触からな
るゲート電極（６）とを動作層（３）上に配置しである
ものである。この例の特徴は動作層のエツチング工程が
ないためにソースとドレインの間の飽和電流（ＩＤ８Ｓ
）の均一性が良いことであるが、欠点としてソース、ド
レイン等オーミック電極下方のＮ層が薄いためにオーミ
ック電極の抵抗が高く、従ってソース抵抗が高いことが
ある。

第２図ａ−ｄの断面図はこの第１図例に対し、オーミッ
ク電極下のＮ層を厚くしてソース抵抗を低く得るように
した例で工程順に得られる生成品に係る。まず第２図ａ
で第１図例に比べＮ層（３）を２〜８倍厚く形成し、オ
ーミック電極（４）、（５）を形成してからゲート電極
用開口域″□をおくフォトレジストパターン（７）を形
成する。次にｂでこの開口部を通してＮ層（３）を０１
〜０２μｍの厚さになる才でエツチングしたのち、ｃｉ
こ示すようにただちにゲート電極となる金属面を蒸着す
る。つぎにｄに示すようにフォトレジスト（７）をその
上の不要の金属（６１とともに除去することによってゲ
ート電極（６）が形成される。この例においてはオーミ
ック電極下のＮ層の厚さは０．４〜０８μｍに厚くおか
れ、しかも０．１〜０４２μｍ厚のＮ層部分はゲート直
下及びその左右の０．２〜０．７μｍ程度の短い範囲に
限られるため、ソース抵抗を非常に低減させることがで
きる。しかしＮ層を厚く形成することによるＮ層の厚み
と濃度の不均一性、ゲート蒸着前の８層エツチング工程
におけるエツチングの不均一性が大きいために、ＩＤ８
８の不均一性を大にする。

これに対し、ソース抵抗を低くし且つ特性の不均一性を
少なくするためにＮ層を薄く形成しておきオーミック電
極の下ψ部分に高濃度層（Ｎ層層）を配置した素子があ
る。例えば第３同断面図例は、オーミック電極が□形成
される部分にイオン注入によりＮ層よりも高濃度で厚い
導電層のＮ“層（８）が形成されている。この場合には
第１図例に比較してソース抵抗がかなり低減できるが、
１層（８）のパターン形成とゲート電極（６）のパター
ン形成とを別のマスク合わせ工程で形成するために、そ
の距離を１μｍ以下に精度良く保つことは困難である。

これを再現性よく製造するためにはＮ層層とゲート電極
との距離を１μｍ以上にする必要があるため、Ｎ層層と
ゲート電極との間のＮ層（３）の直流抵抗が高くなり、
したがって第２図例に比較するとソース抵抗を高くする
。

Ｎ層層とゲート電極とをセルファライン方式で形成でき
れば、上記の不均一性を解消でき、しかもソース抵抗を
低くすることができる。第４図ａ〜Ｃの断面図は、ゲー
ト電極（６）をマスクに用い、Ｎ層層（８）をイオン注
入により形成する方法に係る素子で工程順に得られる生
成品を示す。イオン注入の後に約８５０°０のアニール
を施すので、これに耐える金属をゲート電極に用いるこ
とがこの方法の条件である。例えばＴｉ−Ｗ−８ｉを用
いることが知られている。

第５図ａ−ｅの断面図はＮ層層とゲート電極とがセルフ
ァライン方式で設けられた他の素子例について工程順に
得られる断面図を示している。まずａで、基板（１１上
にゲート部分を開口されている８ｎドープＳ　ｉ　０２
　（９）とアンドープ５ｔｏｔＨとの二層膜を形成し、
この開口を通してＮ層（３）のイオン注入を行なう、次
にｂに示すように約ｓ　ｏ　ｏ　’ｏの処理によりイオ
ン注入層の活性化を行なってＮ層（３）を形成するとと
もに８ｎドーグ８ｉ０！（９１中の８ｎをＧ　ａ　Ａ　
ａ中に拡散することによってＮ層の両隣にＮ”ｍ　（８
）を形成する。さらにＣでアンドープ８ｉ０□翰と８ｎ
ドープ８　ｉｏｘ　（９１をスペーサとするリフトオフ
法によりＡ　ｕ　−Ｇ　ｅ−ニッケル（Ｎｉ　）のパタ
ーニングヲ行なってソース電極（４）とドレイン電極（
５）を形成する工程にひきつづいて、前記ゲート部より
も若干広い開口を有するフォトレジストパターンμＢを
形成した後、ｄでゲート電極となる金属面を蒸着する。

ついでｅに示すようにフォトレジスト（Ｉｌｌをその上
の金属（６）とともに除去してゲート電極（６）を形成
しである。

第４図、第５同各例に共通していることは、先にも述べ
たようにＮ層層とゲート電極とがセルファライン方式で
形成されるので、ソース抵抗が低くかつ均一にできるこ
とであるが、Ｎ＋１ｗとゲート電極、ドレイン電極とが
隣接する構造となるためゲートとソース又はゲートとド
レインとの間のショットキ逆耐圧即ちゲート耐圧が低く
なってしまうことである。従って第４図と第５図の例は
、いずれも低ドレイン電圧で使用する低ピンチオフ電圧
のＭＩＳＦＥＴを形成する場合にしか実用性がない。

〔発明の目的〕

この発明は上記の欠点を除きソース抵抗が低くかつゲー
ト耐圧が高く改良されたＭＢ８ＦＦ！Ｔを均一性良く形
成する製造方法を提供するものである。

〔発明の概要〕

即ちこの発明は　（１）半絶縁性半導体基板表面にイオ
ン注入を行ないアニールを施して一方導電型半導体動作
層を設け、この動作層上にオーム性接触するソース電極
及びドレイン−極と、ショットキ接触するゲート電極と
を設ｉ茗□電界効果トランジスタの製造方法において、
イオン注入工程後に基板表面に二酸化珪素を主成分とす
る第一の薄膜と、その表面番こ他の物質からなり、かつ
少くともゲート電極となる部分に開口を備える第二の薄
膜とを順次形成し、ついでこの第二の薄膜の開口を通し
て第一の薄膜をエツチングして第二の薄膜よりも広い開
口を第一の薄膜に形成してアニールを施し、さらに第二
の薄膜の開口を通してゲート電極を被着形成する電界効
果トランジスタの製造方法、又は　（２）半絶縁性半導
体基板として砒化ガリウムを用いる前記（１）項に記載
の電界効果トランジスタの製造方法にある。

〔発明の実施例〕

以下この発明の実施例方法について図面を参照して説明
する。

（１）第６図ａ　”　１はこの例で工程順に得られる生
成品断面図である。まずａに示すように、　Ｃｒドープ
半絶縁性Ｇ　ａ　Ａ　ａ半導体基板（１）上に例えば硅
素イオン（８ｉ”）を例えば加速電圧１２０ｋＶ、　　
ドース量３．５　Ｘ　１０”ｃｍ−’でｉ文し、注入層
（１２＋を形成する。次に第一の薄膜としてアンドープ
８ｉ０１膜ａ〜を例えばモノシラン（ＳｉＨ，）と酸素
（０，）と（７）ＣＶＤ　（Ｃｈｅｍｉｃａｌ　ｖｏｐ
ｏｒ　ｄｅｐｏｓｉｔｉｏｎ　）法により１０００〜５
０００Ｘの厚さに形成する。更にアンドープ８ｉ０゜膜
上に第二の薄膜として雪化硅素（８ｉ、Ｎ、）膜（１４
１を８００〜３０００Ｘの厚さで形成する。次にゲート
形成部分に開口（１５１をおくようにフォトレジスト膜
パターン（７）を形成する。次にｂに示すようにこの開
口（１５＋を通してサイドエッチの少ないエツチング法
。

例えばＣＦ、プラズマを利用したプラズマエツチング法
により８ｉｓＮ４膜α４をエツチングした後、さらにＣ
に示すように８ｉ０１膜ａ〜をフッ化水素酸（ＨＦ）と
フッ化アンモニウム（ＮＨ，Ｆ）からなる溶液によって
サイドエッチ量が０．３〜１μｍとなるようにエツチン
グする。つづいてｄでフォトレジスト（７）を除去する
。次にＣに示すように砒素（Ａｓ）雰囲気巾約８５０℃
で約１５分間の了ニールを施すことによりイオン注入層
（１２＋を活性化する。この時第７図に示すように８　
ｉ０２膜０に覆われないイオン注入層はピークキャリア
濃度的１　ｘ　１０＊　ｙ　ロー３の浅いキャリア濃度
ゾロファイ（イ）を持つ導電層（Ｎ層）（３）を形成し
、８　ｉｏ、膜０３が覆っているイオン注入層はピーク
キャリ了濃度約２　Ｘ　１０”　２−”と高くしかも深
いキャリア濃度プロファイル（０１を持つ導電層（Ｎ層
層）−を形成することが実験的に確かめられている。次
にｆでＮ”Ｉ□−上にオーミック電極を形成するために
、オーミック電極形成用の開口αＧを有するフォトレジ
スト膜パターンａηを形成子る。ついでｇでこの開口（
１６１を通して再びプラズマエツチング及びＨＰ−ＮＨ
，Ｆ溶液によるエツチングで８ｉ、Ｎ、膜（１４１及び
８ｉ０．膜ａ３をエツチングしてからｈに示すように金
−ゲルマニウム合金（Ａｕ　−（）ｅ　）　（４１、（
４５’）、（５）を真空蒸着し、ｉに示すようにフォト
レジスト膜０７）をその上の不要のＡｕ　−Ｇｅ　（４
５）とともに除去し。

つづいて不活性又は還元性ガス例えば水素（Ｈ暑）雰囲
気中で約４５０℃の熱処理を施してソース電極（４）及
びドレイン電極（５）となるオーミック電極を形成する
。次にｊでゲート電極を形成するためにゲート形成部分
でよりもやや大きな開口ａ９を有するフォトレジスト膜
（７）を形成し、ついでｋで例えばアルミニウム（Ａｊ
）　（６’ｌを真空蒸着し、ｊに示すようにフォトレジ
スト膜（７）をその上の不要のＡＩ（６とともに除去し
、ショットキ接合からなるゲート電極（６）を形成する
。以上の工程によりソース抵抗が低くゲート耐圧が高い
ＭＢＳＦＢＴが均一性よく形成される。

この工程で形成されるＮ＋層關はＮ層（３）に比ベシー
ト抵抗が数分の工程度に小さく、シかもＮ”層（財）の
厚みの効果でオーミック電極の抵抗も低くなるため、上
記実施例に従って形成されたＭＢＳＦＢＴのソース抵抗
は低くなる。また上記実施例によればＮ”＃（６１とゲ
ート電極（６）とは工程中８ｉ０１膜のサイドエッチ量
、すなわち０．３〜１μｍだけ離れているためにゲート
耐圧を十分高く保つことができる。さらにゲート電極と
１層との距離が工程中８ｉ０１膜のサイドエッチ量で決
められるセルファライン方式によるために、両者の位置
関係は特に精密なマスク合わせに依らなくても精度よく
配置することができる。

なおこの実施例で注入層上に形成したアンドープ５１０
１ｇ［１３１の代わりに錫（Ｓｍ辷ドープのｓｔｏｒｍ
を用いてもよろしい。このＳｎドーゾ５ｉ０１膜を半絶
縁性ＧａＡｓ基板上に形成するためには、例えば高沸点
溶融エチレングリコールモノエチルエーテルに硅素化合
物（Ｓ　ｉ　（ＯＨ）４　）と不純物拡散剤（Ｓｎ）ヲ
溶かしたエマルジョンをスピナにより回転塗布し、ベー
タ処理する方法を用い、エツチングには上記実施例と同
様にＨＰ−ＮＨ，Ｆ溶液を用いる。ａｎドーゾＢｒｏｗ
膜を使用した場合には、アニール時に８ｎの拡散を伴う
から、Ｎ＋Ｉｉｉの表面キャリア濃度が約Ｉ　Ｘ　Ｉ　
Ｑ１８ｃｍ＋−”と更に高く形成される。このため先の
実施例の場合よりもゴ層（６Ｆｊのシート抵抗及びオー
ミック電極＋４１．　＋５１の抵抗が更に低くなり、■
８ＦＥＴのソース抵抗を低くすることが可能となる。

（２）第８図ａ　”　ｆはこの例で工程順に得られる生
成品断面図である。この例の特徴はニオブ（Ｎｂ）薄膜
を第二の薄膜に用いている点にある。まず第８図ａで、
Ｃｒドープ半絶縁性Ｇ　ａ　Ａ　ｍ基板にＳｉイオンを
エネルギー　２０　ｋｅＶ、ドーズ量３，５ＸＩＱ”ｃ
ｍ−”で注入し、Ｓｉイオン注入層＋１２Ｊを形成する
。次にｂでまず注入層α２を“。

含む基体面上全面に、第一の薄膜としてＣＶＩ）−８ｉ
０．膜αＪを約４０００Ｘ堆積付着し、更にその上にＮ
ｂ薄膜６秒をＥ−ｇｕｎ蒸着装置により約１０００Ｘ蒸
着する。次にホトレジスト膜（７）を全面に塗布し、ホ
トエツチング技術によってこのレジスト膜に開口を設け
、この開口（＋５１を通して、フレオンガス（ＣＦ、　
）及び酸素（０，）ヲ導くプラズマエツチングによりＮ
ｂ薄膜賭をエツチングし、ゲート電極長ｊに相当する長
さの窓を形成する。次に、前記の窓を通してＣＶＤ−５
ｉｏｔ　膜Ｑ３１をエツチングする。この際オーバーエ
ツチングによりＮｂ膜Ｏａに設けた窓より面積の大きい
窓が形成される。ついでオートレジスト膜（７）を剥離
し、砒素（Ａｓ）を含んだアルゴン（Ａｒ）雰囲気中で
８５０℃１５分間のアニールを行うと、イオン注入層が
活性化され、動作層（３）が形成される。

同時に８ｉ０ｚ開口以外の部分では５ｉ０１膜を伴いア
ニールされる為、第７図に示した現象と同様の事態が起
る。この結果表面電子濃度が高く、厚い導電層で且つ動
作層領域（３）にセルフアラインメントされたソース、
ドレインの各領域（財）が形成される。

この状態をＣに示す。次にｄに示すように蒸着等の薄膜
作成技術により、ゲート電極（６）となるタンタル（Ｔ
ａ）金属を前記の窓を通して動作層（３）上に被着する
。この際ショットキ接合の面積は、ｂ図でＮｂ膜０旧と
設けられた開口の大きさに規定され、領域（３）よりも
小さいものとなる。ついで８ｉ０１膜αＪの残りの部分
から、リフトオフしｅに示す構造とする。最後に通常の
ホトエッチ工程と薄膜作成工程、及びγロイ工程を経て
ｆに示すようにソース電極（４）とドレイン電極（５）
を設け、ＭＢＳＦＢＴを完成する。この例の方法で作成
したソース・ドレイン間隔４Ａｍ、ゲート長ＩＪ１ｍの
ＭＢＳＦＢＴは、第３例構造のＭＥＳＦＢＴに比べ、ソ
ース抵抗は約１７３に、伝達コンダクタンスは約２倍に
改善され、ゲート耐圧も１２〜１５Ｖ良好な値を示す。

なおこの例では、ゲート電極（６）としてＴａ金属を用
いているが、このゲート電極材料は、絶縁膜Ｑｌのエツ
チング液に対する耐蝕性を備え、ソース・ドレイン電極
をγロイして作成する工程を経ても良好なショットキ接
合を維持するものであれば、これに限らない。この例に
使用したＴａ金属は耐蝕性に優れる上アロイエ程により
一層安定なショットキ接合を形成するので、効果を特に
優れたものとする材料である。又この例で絶縁膜にＳｉ
ｎｇを用いているが、他の絶縁膜、例えばＳｉ３Ｎ４を
用いても良い。又基体としてＣｒドープＧ　ａ　Ａ　ｓ
を用いているが、ＦｅドープＧ　ａ　Ａ　ｓ基体を用い
ても良い。イオン打込みの不純物も８ｉに限らず、他の
ドナー不純物のイオン例えば８．８ｅなどであってさし
支えない。

〔発明の効果〕

このようなこの発明によれば、実質的に動作層となるＮ
層の形成は、イオン注入とＡｓ雰囲気中のキャップレス
アニールにより再現性良く行なわれ。

を層の形成は、イオン注入とＳｉ０ｇキャップアニール
又はこれと８ｉＯｘ中にドープしたａｎの拡散とにより
表面キャリア濃度が高く、かつ深く形成され。

ゲート電極とＮ″″層との位置合わせは、ＳｔＯ，膜の
サイドエッチを利用したセルファライン法により精度良
く行なわれることにより、ソース抵抗が低く、ゲート耐
圧が高くかつ再現性よ＜　ＭｎｓｒｇＴを形成する方法
を提供できる。

【図面の簡単な説明】

第１図〜第５図は従来のＭＦｔ８Ｉｉ’ＥＴ製造方法を
１説明するための生成品断面図、第６図及び第７図はこ
の発明のＭＥ８ＦＢＴの製造方法実施例に係る生成品断
面図及びキャリア濃度プロファイル例。 第８図は他の実施例方法に係る生成品断面図である。 第６図・及び第８図で ０）・・・半絶縁性ＧａＡｓ半導体基板（３）・・・Ｎ
層　　　　　　（４）・・・ソース電極（５）・・・ド
レイン電極　　（６）・・・ゲート電極（７）・・・フ
オレジスト 面・・・ゲート形成時の蒸着金属 （８）・・・１層　　　　　　　０３・・アンドープｓ
ＩＯ，膜Ｑ４１・・・５ｉＢＮ４膜　　　　　ａ５１．
ａｅ・・・フォトレジストの開口（４５′）・・ソース
及びドレイン形成時の蒸着金属ａｚ・・・イオン注入層
　　０８・・・Ｎｂ薄膜１１１１、、、・□ 代理人　弁理士　井　上　−男 第　　７　　図 第　　８　　図 第　　８　　図 ３６３−

Claims (2)

【特許請求の範囲】
1. （１）半絶縁性半導体基板表面にイオン注入を行ないア
   ニールを施して一方導電型半導体動作層を設け、この動
   作層上にオーム性接触するソース電極及びドレイン電極
   と、ショットキ接触するゲート電極とを設ける電界効果
   トランジスタの製造方法において、イオン注入工程後に
   基板表面に二酸化珪素を主成分とする第一の薄膜と、そ
   の表面に他の物質からなり、かつ少くともゲート電極と
   なる部分に開口を備える第二の薄膜とを順次形成し、つ
   いでこの第二の薄膜の開口を通して第一の薄膜の開口を
   通してゲート電極を被着形成することを特徴とする電界
   効果トランジスタの製造方法。
2. （２）半絶縁性半導体基板として砒化ガリウムを用いる
   ことを特徴とする特許請求の範囲第１項に記載の電界効
   果トランジスタの製造方法。