JPS58135678A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPS58135678A JPS58135678A JP1761482A JP1761482A JPS58135678A JP S58135678 A JPS58135678 A JP S58135678A JP 1761482 A JP1761482 A JP 1761482A JP 1761482 A JP1761482 A JP 1761482A JP S58135678 A JPS58135678 A JP S58135678A
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- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0272—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers for lift-off processes
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ソース慣域、トレイン領域に対して行うｎ＋
イオン注入層に自己整合してケート電極を形成する電界
効果トランジスタの製造方法に関するものである。
イオン注入層に自己整合してケート電極を形成する電界
効果トランジスタの製造方法に関するものである。
従来、電界効果ト２ンジスタに高周波動作を自損してゲ
ート長の短縮かにかられ、筐た１１ｉ産性。
ート長の短縮かにかられ、筐た１１ｉ産性。
歩ｗ９同上のため自己整合法がと９入れられてきた。従
゛米のこの株の技術では、ゲート電極に対して、ソー２
．ドレイン電＆を自己整合的に得るものが殆どで６つ九
〇その１ＦＩｌｔｌｌ Ｉ Ｉｔに示す。能動層ｎ上に
ショットキ接合を得る金属１３を被着し、フォトレジス
ト１４ｔゲートバタン状に形成した後、金＠ １３ ’
ｉフォトレジストゲートバタン１４よりも狭くなるよう
に過ｆ１１１にエツチングする０次にオーミック金Ｉｓ
ｋ＃’ｌｌし、ソース電４に腸、ドレイン電極１６１１
−形成するが、このときソース、ドレイン電極はゲート
電極１３に対して自己整合的に定まる０この製造方法で
は、ソース、ドレイン間距離ＬＳＤがフォトレジスト・
ゲートバタン１４によって決定されるという特長を有す
るが、ゲート長ｔ１ ／１１１１１以下に短縮してゆく
とエツチングの制御性か急く歩貿９、量産性が劣化する
という欠点があつ九ｏｔた。
゛米のこの株の技術では、ゲート電極に対して、ソー２
．ドレイン電＆を自己整合的に得るものが殆どで６つ九
〇その１ＦＩｌｔｌｌ Ｉ Ｉｔに示す。能動層ｎ上に
ショットキ接合を得る金属１３を被着し、フォトレジス
ト１４ｔゲートバタン状に形成した後、金＠ １３ ’
ｉフォトレジストゲートバタン１４よりも狭くなるよう
に過ｆ１１１にエツチングする０次にオーミック金Ｉｓ
ｋ＃’ｌｌし、ソース電４に腸、ドレイン電極１６１１
−形成するが、このときソース、ドレイン電極はゲート
電極１３に対して自己整合的に定まる０この製造方法で
は、ソース、ドレイン間距離ＬＳＤがフォトレジスト・
ゲートバタン１４によって決定されるという特長を有す
るが、ゲート長ｔ１ ／１１１１１以下に短縮してゆく
とエツチングの制御性か急く歩貿９、量産性が劣化する
という欠点があつ九ｏｔた。
この方法では、ゲート電極はオーミック熱処理工程ｋｍ
るため、ケート金ＪｌｉＩは耐熱性の高い金属を辿択し
ｌければならないという制＠を受ける。
るため、ケート金ＪｌｉＩは耐熱性の高い金属を辿択し
ｌければならないという制＠を受ける。
本発明はゲート領域に浮石か他の領域より厚い、？イオ
ン注入に対してマスクとなる第１の保ｉＩ＠を形成して
おき、ｎ＋イオン注入工程、ソース、ドレイン電極形成
工程後、ゲート領域の厚い保ｍｓ以外の低い領域ｋｌ！
２の保ｓａで榎い、ゲート領域の第１の保躾躾のみを選
択的にエツチング除去し、そこにゲート電極ｔｌｅ成す
ること′ｆ：特徴とし、その目的ｔｉｎ＋イオン注入領
域に自己整合してゲート電＆【形成することＫＴｏる〇 前記の目的を連敗するため１本発明にショットキ・ゲー
ト形電界効果トランジスタの製造方法において、高抵抗
基板上に形成した半導体能動層のゲート領域上に、他の
領域よりも厚い第１の保−１ａｔ形成する工程と、ゲー
ト領域を後う他の領域より厚い第１の保５ｏａｒマスク
としてソース領域及びドレイン領域に選択的Ｋｆｌ＋イ
オン江入を行う工程と、レジストを除去しアニールし、
イオン注入領域ｔ−活性化する工程と、フオトレジス）
１マスクとしてソース、ドレイン領域を榎う保ｍａｔ
’エツチング除去・し、半導体能動層表面１ｒＩ
Ｉ出させ。
ン注入に対してマスクとなる第１の保ｉＩ＠を形成して
おき、ｎ＋イオン注入工程、ソース、ドレイン電極形成
工程後、ゲート領域の厚い保ｍｓ以外の低い領域ｋｌ！
２の保ｓａで榎い、ゲート領域の第１の保躾躾のみを選
択的にエツチング除去し、そこにゲート電極ｔｌｅ成す
ること′ｆ：特徴とし、その目的ｔｉｎ＋イオン注入領
域に自己整合してゲート電＆【形成することＫＴｏる〇 前記の目的を連敗するため１本発明にショットキ・ゲー
ト形電界効果トランジスタの製造方法において、高抵抗
基板上に形成した半導体能動層のゲート領域上に、他の
領域よりも厚い第１の保−１ａｔ形成する工程と、ゲー
ト領域を後う他の領域より厚い第１の保５ｏａｒマスク
としてソース領域及びドレイン領域に選択的Ｋｆｌ＋イ
オン江入を行う工程と、レジストを除去しアニールし、
イオン注入領域ｔ−活性化する工程と、フオトレジス）
１マスクとしてソース、ドレイン領域を榎う保ｍａｔ
’エツチング除去・し、半導体能動層表面１ｒＩ
Ｉ出させ。
オーム性Ｗｃ触となる金ＪｌｌＩｔゲート領域の第１の
保ｓｕａより％薄く被層し、ソース、ドレイン電ａｔ形
成する工程と、全面に第２の保Ｓａｔ″塗布し、その面
を平坦にする工程と、第セの保５ｉｌＩを表面から均一
にエツチング除去してゆき、ゲート領域の保Ｓａｔ露出
させ、ゲート領域以外の領域に弗２１Ｚ）ｆｆ１１１ａ
Ｋ−１１Ｌテｊ、−（工１ｍト、第２の保ｍ１ａｔ−残
してゲート領域のＩｌ！１の保ｍ＊を選択的にエツチン
グ除去し、ゲート領域の半導体能動層表向にゲート用金
属を被層し、ｎ＋イオン注入層に自己整合してグー）ｔ
ｉｋｋ形成するニーとよりなることｔ％黴とする電界効
果トランジスタの製造方法上発明の費旨とするものであ
る〇 次に不発明の実施ｆＩｌｔＩＩ＆附図向について説明す
る。なお実施？１１に一つの例示であって、本発明の精
神を逸脱しない範囲内で１種々の変更あるいは改良を行
いうるＣとは云うまでもない。
保ｓｕａより％薄く被層し、ソース、ドレイン電ａｔ形
成する工程と、全面に第２の保Ｓａｔ″塗布し、その面
を平坦にする工程と、第セの保５ｉｌＩを表面から均一
にエツチング除去してゆき、ゲート領域の保Ｓａｔ露出
させ、ゲート領域以外の領域に弗２１Ｚ）ｆｆ１１１ａ
Ｋ−１１Ｌテｊ、−（工１ｍト、第２の保ｍ１ａｔ−残
してゲート領域のＩｌ！１の保ｍ＊を選択的にエツチン
グ除去し、ゲート領域の半導体能動層表向にゲート用金
属を被層し、ｎ＋イオン注入層に自己整合してグー）ｔ
ｉｋｋ形成するニーとよりなることｔ％黴とする電界効
果トランジスタの製造方法上発明の費旨とするものであ
る〇 次に不発明の実施ｆＩｌｔＩＩ＆附図向について説明す
る。なお実施？１１に一つの例示であって、本発明の精
神を逸脱しない範囲内で１種々の変更あるいは改良を行
いうるＣとは云うまでもない。
（！ｊ！施ｆＨＪ１）
次に第２図ａ−ｍによって不発明の実施例を説明する。
Ｓｉ 、 ＧａＡｓ 、 ＩｎＰ勢高紙高抵抗半導体基
板２１導体能動層ｎ上を一様に覆う厚さ０．５〜２．０
ｐｍの第１の保１１ｍＩ２３１Ｊ、ｔばブラズ−ｒｃＶ
ＤｓｉＮ 。
板２１導体能動層ｎ上を一様に覆う厚さ０．５〜２．０
ｐｍの第１の保１１ｍＩ２３１Ｊ、ｔばブラズ−ｒｃＶ
ＤｓｉＮ 。
プラＸ ＩＣＶＤ ５ｉＯｓ ｍ スバ７１ ＳｉＮ
、 Ｘハツｆｉ８！０麿など）の上にゲート領域のみｔ
−ａうレジストマスク２４を形成する（第２図ａ）。公
知のりアクティライオ／エツチング、プラズマエツチン
グ勢により第１の保ｓｉ＊２３ｔエツチングし、保１１
ｉ１１２３のゲート領域以外の膜厚ｔ−０〜０．３ ｐ
ｍ程度にする（第２図ｂ）。ゲート領域を除くｎ＋イオ
ン注入をしない領域ｔフォトレジスト２５．２６でａｖ
ｈ％ｎ＋イオン注入を行う。この時、ゲート領域は？注
入に附するマスクとして充分厚い保賎ｍ２７で榎われて
いるのでｎ＋イオン注入されない（第２図ｅ）ｏレジス
）２５，２６を除去し、必会な場合はアニール用の薄い
絶縁膜で檄ってアニールして♂イオン注入層を活性化す
る（第ｚｋａ ）ｏ次にｎ１イオン江入層上にソース、
ドレイン電極を形成するためのフォトレジストマスク四
、 ２９ 、 ａｏｔ形成する（第２図・）０フオトレ
ジストマスク２１１ 、２９ 、３０にマスクとしてソ
ース、ドレイン領域を覆っている保！Ｉ験をエツチング
除去して半導体能動層表面を露出させる（第２図ｆ）。
、 Ｘハツｆｉ８！０麿など）の上にゲート領域のみｔ
−ａうレジストマスク２４を形成する（第２図ａ）。公
知のりアクティライオ／エツチング、プラズマエツチン
グ勢により第１の保ｓｉ＊２３ｔエツチングし、保１１
ｉ１１２３のゲート領域以外の膜厚ｔ−０〜０．３ ｐ
ｍ程度にする（第２図ｂ）。ゲート領域を除くｎ＋イオ
ン注入をしない領域ｔフォトレジスト２５．２６でａｖ
ｈ％ｎ＋イオン注入を行う。この時、ゲート領域は？注
入に附するマスクとして充分厚い保賎ｍ２７で榎われて
いるのでｎ＋イオン注入されない（第２図ｅ）ｏレジス
）２５，２６を除去し、必会な場合はアニール用の薄い
絶縁膜で檄ってアニールして♂イオン注入層を活性化す
る（第ｚｋａ ）ｏ次にｎ１イオン江入層上にソース、
ドレイン電極を形成するためのフォトレジストマスク四
、 ２９ 、 ａｏｔ形成する（第２図・）０フオトレ
ジストマスク２１１ 、２９ 、３０にマスクとしてソ
ース、ドレイン領域を覆っている保！Ｉ験をエツチング
除去して半導体能動層表面を露出させる（第２図ｆ）。
同じレジストマスク２Ｂ 、 ２９ 、 ａｏ １マス
クとして露出した半導体能動層表向にオーム性接触とな
る金属例えばＡｕＧｅ／Ｎｉ 、ムｕ−Ｇｅ／Ａｕ１ｔ
ｉＫ１の保賎膜より％う丁＜ ０．１−０．３−程度被
着する（第２図ｆ）。フォトレジスト２Ｂ 、 ２９
、３０及びその上に被着した金ｓｒ除去し、ソース、ド
レイン電極管形成する（第２図ｈ）ｏ全表面上に第２の
保−１１３１として、例えば、レジストあるいはポリイ
ミド等ｔ １．０〜１Ｏ００μ講の犀さｒｃ＠布し、第
２の保ＩＩＩ＠３１表面を平坦化する（第２図１）。
クとして露出した半導体能動層表向にオーム性接触とな
る金属例えばＡｕＧｅ／Ｎｉ 、ムｕ−Ｇｅ／Ａｕ１ｔ
ｉＫ１の保賎膜より％う丁＜ ０．１−０．３−程度被
着する（第２図ｆ）。フォトレジスト２Ｂ 、 ２９
、３０及びその上に被着した金ｓｒ除去し、ソース、ド
レイン電極管形成する（第２図ｈ）ｏ全表面上に第２の
保−１１３１として、例えば、レジストあるいはポリイ
ミド等ｔ １．０〜１Ｏ００μ講の犀さｒｃ＠布し、第
２の保ＩＩＩ＠３１表面を平坦化する（第２図１）。
平坦化したレジスト又はポリイミドの表面から例えＦｉ
酸素プラズマなどにより均一にエツチング除去してゆき
、ゲート領域の保鰻馬γのＩＩｉ面が露出したところで
エツチングをやめる０するとゲート領域のｔｈ１１護膜
ＸＣｔａ面だけが露出し、他はレジスト又はポリイミド
に覆われている状ｍｔ＊現できる（第２図Ｊ）ｏ次にレ
ジスト又はポリイミド３１倉エツチングしないようＶＣ
％ガえばＣＦ４のプラズマなどによりゲート領域の保護
１１１のみを選択的にエツチング除去し、ゲート領域の
半導体能動層表面を露出させる（第２図ｋ）・この時、
レジスト又はポリイミド阻の形状は逆台形になっている
。
酸素プラズマなどにより均一にエツチング除去してゆき
、ゲート領域の保鰻馬γのＩＩｉ面が露出したところで
エツチングをやめる０するとゲート領域のｔｈ１１護膜
ＸＣｔａ面だけが露出し、他はレジスト又はポリイミド
に覆われている状ｍｔ＊現できる（第２図Ｊ）ｏ次にレ
ジスト又はポリイミド３１倉エツチングしないようＶＣ
％ガえばＣＦ４のプラズマなどによりゲート領域の保護
１１１のみを選択的にエツチング除去し、ゲート領域の
半導体能動層表面を露出させる（第２図ｋ）・この時、
レジスト又はポリイミド阻の形状は逆台形になっている
。
残されたレジスト又はポリイミドｔマスクとしてゲート
領域の半導体能１Ｉ１１鳩表面にゲート用金属。
領域の半導体能１Ｉ１１鳩表面にゲート用金属。
ガえばｋＬ 、 Ｔｉ／Ｐｔ／Ａｕ 、 Ｃｒ／Ａｕ等
ｔ０．４〜１．０ｐａｓｉ！匿被看する（＠２図ｔ）。
ｔ０．４〜１．０ｐａｓｉ！匿被看する（＠２図ｔ）。
この時、上述したごとくレジスト又はポリイミド社が逆
台形になっているため、被着された金属は保ｉ＊１ａａ
ｘのエツナ鄭で切れているので容易にリフトオフされる
。レジスト又はポリイミド社及びその表面に被着した金
＊：ｕ’ｒ除去すると、ｎ＋イオン注入層に自己整合し
たゲート電４ｉ！１３２を形成することができる（＠２
図ｍ ） 。
台形になっているため、被着された金属は保ｉ＊１ａａ
ｘのエツナ鄭で切れているので容易にリフトオフされる
。レジスト又はポリイミド社及びその表面に被着した金
＊：ｕ’ｒ除去すると、ｎ＋イオン注入層に自己整合し
たゲート電４ｉ！１３２を形成することができる（＠２
図ｍ ） 。
この実施例で示した工程の変形として第３図ａのＥ ＜
ｎ＋イオン注入領域以外ｔレジス）２４テ機、ｔば、
＠３図ｂＶｃ示す如くレジスト又はポリイミド３１等の
複機率が改醤され、比較的薄い保＠ １１３１でも平坦
化か達成できるｏまた。ケート金属とｎ＋領領域の位ｍ
ｋ関係に、＠３図１でのレジスト層と憚ｌｉｅ ｉａ
ｚａ’との関係で決ま！ｙ ％ ２３”ｔサイドエッチ
しレジスト層２４をマスクとしてｎ＋イオン注入すれｄ
後の工程でゲート金ｍは第３図Ｃに示すようにｎ中領域
と接触しない。
ｎ＋イオン注入領域以外ｔレジス）２４テ機、ｔば、
＠３図ｂＶｃ示す如くレジスト又はポリイミド３１等の
複機率が改醤され、比較的薄い保＠ １１３１でも平坦
化か達成できるｏまた。ケート金属とｎ＋領領域の位ｍ
ｋ関係に、＠３図１でのレジスト層と憚ｌｉｅ ｉａ
ｚａ’との関係で決ま！ｙ ％ ２３”ｔサイドエッチ
しレジスト層２４をマスクとしてｎ＋イオン注入すれｄ
後の工程でゲート金ｍは第３図Ｃに示すようにｎ中領域
と接触しない。
以上述べたように、不ａ＃４によれば、ゲート電極がソ
ース、ドレイ／領域のｎ＋イオン注入層に対して１スク
合せｔ用いずに自己整合的に定められ、ソース・ゲート
間、ゲート・ドレイン間の直列抵抗を著しく減少させる
ことができる。かつゲート長をｌｐｍ以下にすることが
容易であり、またゲート長髪娠縮しても、ゲート金属層
上十分厚くすることができるので、ゲート抵抗の低減化
かはかられる。又、ゲート電極が？領域に重なることか
ないので、不要な容量か小さい。さらに、ケート金属と
しては通常用いられる金ａｔそのまま使用することかで
き特に耐熱性ｔ−要求しないため、この装量方法に汎用
性がめる。
ース、ドレイ／領域のｎ＋イオン注入層に対して１スク
合せｔ用いずに自己整合的に定められ、ソース・ゲート
間、ゲート・ドレイン間の直列抵抗を著しく減少させる
ことができる。かつゲート長をｌｐｍ以下にすることが
容易であり、またゲート長髪娠縮しても、ゲート金属層
上十分厚くすることができるので、ゲート抵抗の低減化
かはかられる。又、ゲート電極が？領域に重なることか
ないので、不要な容量か小さい。さらに、ケート金属と
しては通常用いられる金ａｔそのまま使用することかで
き特に耐熱性ｔ−要求しないため、この装量方法に汎用
性がめる。
これらのｔｆＩｉ徴により、電界効果トランジスタの特
性として、相互コンダクタンスの増大、高周波化かにか
られ、また、集積回ｗｌにおいては、低電力化、＾連化
かにかられる。
性として、相互コンダクタンスの増大、高周波化かにか
られ、また、集積回ｗｌにおいては、低電力化、＾連化
かにかられる。
第１図は従来ゲート電極に対するソース及びドレイン電
極の自己整合法による電界効果トランジスタの断１ｔｌ
−である。第２−１〜ｍは本発明のソース及びドレイン
領域のｎ＋イオン注入層に対するゲート電極の自己整合
法による電界効果トランジスタの製造工Ｓｔ示す。＠３
図ａ、ｂ、ｃは他の実施ｆＩｊを示す０ １１ 、２１・・・・・・半導体基板、Ｌ２，２２・・
・・・・半導体能動層、１３ 、３２・・・・・・ゲー
ト用金楓層、 １４ 、２４ 、２５ 、２６゜四、２
９．３０・・・・・・フォトレジスト、１５ 、１５’
、 １６ 、１６’。 羽、３４・・・・・・オーミック金属層、２３．２３’
、２７・・・・・・第１の保Ｓ＊％社・・・・・・第２
の保１ＩｉＮ特許出願人 日不電信電話公社
極の自己整合法による電界効果トランジスタの断１ｔｌ
−である。第２−１〜ｍは本発明のソース及びドレイン
領域のｎ＋イオン注入層に対するゲート電極の自己整合
法による電界効果トランジスタの製造工Ｓｔ示す。＠３
図ａ、ｂ、ｃは他の実施ｆＩｊを示す０ １１ 、２１・・・・・・半導体基板、Ｌ２，２２・・
・・・・半導体能動層、１３ 、３２・・・・・・ゲー
ト用金楓層、 １４ 、２４ 、２５ 、２６゜四、２
９．３０・・・・・・フォトレジスト、１５ 、１５’
、 １６ 、１６’。 羽、３４・・・・・・オーミック金属層、２３．２３’
、２７・・・・・・第１の保Ｓ＊％社・・・・・・第２
の保１ＩｉＮ特許出願人 日不電信電話公社
Claims (1)
- 【特許請求の範囲】 ショットキ・ゲート形電界効果トランジスタの製造方法
において、 げ） 高抵抗基板上に形成した半導体能動層のゲート濃
域上に、Ｓの領域よりも５厚い第１の保躾膜を形成する
工程と、 域に選択的にｎ＋イオン注入を行う工程と。 （ハ） レジストを除去しアニールし、イオン注入領域
を宿性化する工程と、 と、 （ホ）全ｍｒｃ第２の保賎換を塗布し、その由の平坦に
する工程と。 （へ）第２の保ｍ換ｔ−表面から均一にエツチング除去
してゆき、ケート領域の株ｍｓ；ｖｍ出させ、ゲート領
域以外の領域（Ｃ第２の保ＩＩＩ膜を残しておく工程と
。 （ト） 第２の保賎験を残してゲート領域の第１の保
ａ膜を選択的ｖＣエツチング除去し、ケー領置域の半導
体能動層表面にゲート用金属ＩＩ−被看し、ｒイオン注
入層ｙｃ自己整合してゲート電極ｔ−杉成する工程 とよりなることｔ％徴とする電界効果トランジスタの製
造方法０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1761482A JPS58135678A (ja) | 1982-02-08 | 1982-02-08 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1761482A JPS58135678A (ja) | 1982-02-08 | 1982-02-08 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58135678A true JPS58135678A (ja) | 1983-08-12 |
Family
ID=11948751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1761482A Pending JPS58135678A (ja) | 1982-02-08 | 1982-02-08 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58135678A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59113671A (ja) * | 1982-12-20 | 1984-06-30 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタの製造方法 |
| JPS6046075A (ja) * | 1983-08-24 | 1985-03-12 | Toshiba Corp | 電界効果トランジスタ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5834980A (ja) * | 1981-08-25 | 1983-03-01 | Sumitomo Electric Ind Ltd | シヨツトキゲ−ト電界効果トランジスタ |
| JPS5898979A (ja) * | 1981-12-09 | 1983-06-13 | Hitachi Ltd | Ｆｅｔ作製方法 |
-
1982
- 1982-02-08 JP JP1761482A patent/JPS58135678A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5834980A (ja) * | 1981-08-25 | 1983-03-01 | Sumitomo Electric Ind Ltd | シヨツトキゲ−ト電界効果トランジスタ |
| JPS5898979A (ja) * | 1981-12-09 | 1983-06-13 | Hitachi Ltd | Ｆｅｔ作製方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59113671A (ja) * | 1982-12-20 | 1984-06-30 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタの製造方法 |
| JPS6046075A (ja) * | 1983-08-24 | 1985-03-12 | Toshiba Corp | 電界効果トランジスタ |
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