JPS63133680A - 電界効果トランジスタの製造方法 - Google Patents

電界効果トランジスタの製造方法

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JPS63133680A
JPS63133680A JP27985386A JP27985386A JPS63133680A JP S63133680 A JPS63133680 A JP S63133680A JP 27985386 A JP27985386 A JP 27985386A JP 27985386 A JP27985386 A JP 27985386A JP S63133680 A JPS63133680 A JP S63133680A
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semiconductor layer
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JP27985386A
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Yoshinori Yamada
義則 山田
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Toshiba Corp
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    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
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    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
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    • H01L21/28506Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 (産業上の利用分野) 本発明は超高周波特にマイクロ波帯域での電力増幅を行
う電界効果トランジスタの製造方法に関する。
(従来の技術) 電界効果トランジスタ(以後FETと略記する)の特性
を向上する手段としては寄生素子抵抗を低減するために
ソース、ドレイン電極間距離を抑制することが知られて
おり、更にこのソース電極及びドレイン電極に対するゲ
ート電極の位置合せ精度は良好な値が求められており、
その達成手段として自己整合(Selfalignme
nt )法が適用されている。第4図にはこの手段によ
ってソース電極20ならびにドレイン電極21間距離が
1μsと極く狭く形成したFETを示し、その製造プロ
セスを第3図a ”’−Qに示す。このFETの動作層
として機能する導電性半導体J125を設けた半絶縁性
半導体基板24にはソース電極20とドレイン電極21
をレジスト層を使用するリフトオフ法により形成後、ゲ
ート電極形成予定位置に露出する導電性半導体層25表
面付近を等方性食刻手段により除去する。(第3図b)
次いでゲート電極用金属をこの開孔に堆積してソース電
極20ならびにドレイン電極21に自己整合されたゲー
ト電極23を設けて(第3図C)両層間との距離を各々
0.5−〜0.6μmに維持すると共に、ゲート電極幅
をほぼ1μmとする。電力用FETとしての用途を満す
ため、このゲート電極を複数個設置してFETユニット
とするのは勿論である。
(発明が解決しようとする問題点) このプロセスによって得られるFETのゲート電極に対
するソース電極とドレイン電極間距離は等方性食刻工程
で発生するサイドエツチング量によって決まり、前述の
ように0.5μs乃至0 、61xn程度であって、高
ドレイン耐圧を必要とする電力用FETにとっては不充
分である。この高ドレイン耐圧を得るには前述のサイド
エツチング量を増大させねばならず、従って導電性半導
体層25の厚さ方向を今までより深く堀る必要がでて、
FETユニットを並列に配置する電力用FETにあって
はユニット間のエツチング量にバラツキを生じ易くFE
T特性を劣化する難点が発生する。
一方この等方性食刻工程に対して異方性食刻工程も良く
知られている。これを前述のりセス構造に採用するには
マスクとなる金属がこの異方性食刻工程いわゆるドライ
プロセスによって損われる頻度が大きいために、これを
保護する物質を設置する工程が要するので、工数増加は
避けられない。
本発明は上記難点を除去する新規なFETの製造方法を
提供することを目的とする。
〔発明の構成〕
(問題点を解決するための手段) この目的を達成するために本発明では半絶縁性半導体基
板表面に設ける導電性半導体層にFETのゲート−ソー
スならびにゲート−ドレイン間距離を決める複数の絶縁
物層を被着後、この絶縁物層及び導電性半導体層表面に
オーミック金属層を被覆する。更に、この絶縁物層及び
導電性半導体層を除去してソース電極ならびにドレイン
電極を設け、この開口形成によって露出する導電性半導
体層にゲート電極用金属を堆積して、ソース電極及びド
レイン電極に自己整合されたゲート電極を形成して、F
ETユニットを得る。
(作 用) このように本発明ではゲート−ドレイン及びゲート−ト
レイン間の距離を導電性半導体層に被着する絶縁物層に
よって決まるので従来技術よりドレイン耐圧を向上でき
る。と言うのは導電性半導体層に被着する絶縁物層とオ
ーミック金属層の積層構造を食刻法によって除去して導
電性半導体層を露出する手法を採用したので、FETの
動作層として機能する導電性半4体層を堀りこむ量はこ
の絶縁物層の厚さ分だけ軽減でき、FETユニット作成
におけるこの堀り込み深さのバラツキを抑制可能となり
、ひいては各FET特性の均一化をもたらすものである
(実施例) 第1図a ” h及び第2図により発明に係る実施例を
詳述する。
この実施例では砒化ガリウム半導体(以下GaAs半導
体と略記する)基板を用いたショットキバリヤFET 
(以下MES FETと記載する)を説明する。
GaAs半導体基板1には電子濃度1×10170−1
、厚さ0.3−の導電性半導体層2を設け、こ\に厚さ
3000人(7)Si、N4膜3をプラズマCVD法で
、更にCVD法によって5in2膜4を厚さ6000人
に堆積し、更にゲート電極形成予定位置付近にフォトレ
ジストM5を設置する、この図では単一のフォトレジス
ト層5しか示していないが、前述のようにFETユニッ
ト形成のため複数のフォトレジス1一層即ちレジストパ
ターンを公知のPEP法によって設置する。このフォト
レジストとしてはAZ1350(ヘキスト社製)を使用
してパターン寸法は3−とした、(第・1図a)次にこ
のフォトレジスト層5をマスクとして5in2膜4をN
++、Fによって除去するが、その厚さ6000人の食
刻時にサイドエツチングも進行して第1図すに示すよう
なフォトレジストのひさし形状が得られる。この工程後
のSin、膜4寸法即ち幅は約1μsである。(第1図
C)次にひさし状のフォトレジストをマスクとしてこれ
と同一パターンのSL、 N4膜3を反応性イオンエツ
チング法によって形成するが、このRIE法に代えて垂
直加工が可能なイオンミリングも使用できる。
このRIE工程における条件は、CHF、系ガスo、2
5W/a+f 6分である。n「述の等方性ならびに異
方性食刻工程でマスクとして使用したフォトレジスト層
5をプラズマ灰化法によって除去してから、厚さ500
0人のAu/AuGe(Ge:12wt%)即ちオーミ
ック金属層6を蒸着法によって導電性半導体層2ならび
にSiO□3 +SL、N44の絶縁物層に被覆する。
(第1図d)。
引続いて前述の処理を終えた半絶縁性半導体基板をNl
!4F溶液に漬浸すると、前記蒸着工程で発生する段差
池からもこの溶液が浸透してSin、膜4は溶解し、更
に実施する超音波洗浄によって不要なオーミック金属層
6が除去されて第1図eに示す構造となる。
このオーミック金属層6を合金化するために450℃に
保持した水素雰囲気中で5分間熱処理を実施して導電性
半導体層2とのオーム性接触を確保してソース電極7と
ドレイン電極8を設置する。
前述のSiO□を除去する等方性食刻によってオーミッ
ク金属層6に形成した開口9に露出するSi、 N4膜
3をCF4系によるRIE法によってエツチングして第
1図fに示す構造とする。更にNH40)1 + H,
02液によって導電性半導体層2を軽くエツチング(第
1図g 10) してソースならびにドレイン間を流れ
る電流を制御してからAu/Pt/Ni 5000人を
蒸着法によって堆積してゲート金属11を設置する。
この蒸着工程によりこのAu/Pt/Ni層はソース電
極7ならびにドレイン電極8にも積層してポンディング
パッド12を形成してFETを完成する。この実施例に
あっては前述のように単一のFETについて記述したが
、同様な手法によって並列にFETユニットを製造する
のは勿論である。
尚、第1図a ”−cに利用したフォトレジスト5はエ
ツチングによる加工が易しいAaを代用しても差支えな
い。
次に第2図について述べると、こメでは導電性半導体層
2に隣接してCV D 5in2膜13ポリイミド膜1
4を積層し、更にパターニングされたフォトレジスト層
5にOMR(東京応化m> を使用し、第1図すに相当
する工程即ちポリイミド膜14の除去にはヒドラジン系
食刻液を適用して同様な断面を持つ構造とする。次いで
第1図Cの構造がらこのフォトレジストMj5をJ−1
00リムーバ(東京応化製)によって除去して、第1図
dの工程に移るが、オーミック金属層6のリフトオフに
際しては 4ヒドラジン系食刻液によるポリイミド膜の
溶解を利用し、又第11図eと同様なCV D 510
2膜の除去にはふつ化アンモニウム(NH4F)を適用
し、爾後の工程は第1図に示すプロセスと同様である。
更に別法としては単層の絶縁物層に高精度の合せ工程を
行い、それに加えてレジスト単層によるリフトオフ工程
によってオーミック電極を形成することもできる。ある
いはオーミック金属を全面に堆積後レジストマスクを利
用しても良い。
〔発明の効果〕
このように本発明はソースドレイン間距離を狭めて素子
抵抗を減小し、かつソースドレイン電極に対する自己整
合によってゲート電極を形成する手法を採用してドレイ
ン耐圧設計に有効なゲートドレイン間距離設定が柔軟に
なる利点がある。それに加えて導電性半導体層(動作層
)のエツチング量を小さく抑制できるので、FETユニ
ット間の特性を揃えて、電力用FETの性能向を図り、
量産上の効果が大きいものである。
【図面の簡単な説明】
第1図a ” hは本発明の実施例の各段階を示す断面
図、第2図は他の実施例の主要工程を示す断面図、第3
図a ” Qは従来例の工程順を示す図、第4図は従来
方法によって得られるMESFETの要部を示す断面図
である。 代理人 弁理士  井 上 −男 、 、 !fH弓7!:4亡iノl’iゼツ1→1?:
溝を鷹9−1 J : Sis?ん l仝:、1°リイミビ 1図 −Q

Claims (1)

    【特許請求の範囲】
  1.  半絶縁性半導体基板表面に導電性半導体層を形成する
    工程と、この導電性半導体層に複数本の絶縁物層を設け
    る工程と、この絶縁物層ならびに前記半絶縁性半導体基
    板表面にオーミック金属層を被覆する工程と、このオー
    ミック金属及び前記絶縁物層を除去して前記導電性半導
    体層を露出する工程と、この露出した導電性半導体層に
    ゲート金属層を堆積する工程とを具備することを特徴と
    する電界効果トランジスタの製造方法。
JP27985386A 1986-11-26 1986-11-26 電界効果トランジスタの製造方法 Pending JPS63133680A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5139968A (en) * 1989-03-03 1992-08-18 Mitsubishi Denki Kabushiki Kaisha Method of producing a t-shaped gate electrode

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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