JPS5929463A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5929463A JPS5929463A JP14027282A JP14027282A JPS5929463A JP S5929463 A JPS5929463 A JP S5929463A JP 14027282 A JP14027282 A JP 14027282A JP 14027282 A JP14027282 A JP 14027282A JP S5929463 A JPS5929463 A JP S5929463A
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- Japan
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- etching
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
Landscapes
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- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法、とくにシロットキー電
極を含む電界効果トランジスタ、例えば高周波用の高出
力ＧａＡｓＭＥＳＦＥＴの製造方法に関するものである
。
極を含む電界効果トランジスタ、例えば高周波用の高出
力ＧａＡｓＭＥＳＦＥＴの製造方法に関するものである
。
近年ＧａＡｓＭＩＪＦＥＴがマイクロ波帯で動作する増
幅素子として著しい進歩を遂げ、特にマイクロ波通信装
置に多く使用されている。高出力Ｆ ＥＴではゲート幅
を大きく取る為に第１図にその平面図を示すようにソー
ス１．ドレイン２．ゲート３を櫛目状に配置し、しかも
寄生抵抗を減らず目的でゲート電極とソース、ドレイン
両電極間の距離を可能な限り近づける構造が採用されて
いる。
幅素子として著しい進歩を遂げ、特にマイクロ波通信装
置に多く使用されている。高出力Ｆ ＥＴではゲート幅
を大きく取る為に第１図にその平面図を示すようにソー
ス１．ドレイン２．ゲート３を櫛目状に配置し、しかも
寄生抵抗を減らず目的でゲート電極とソース、ドレイン
両電極間の距離を可能な限り近づける構造が採用されて
いる。
又、ドレイン耐圧を高くシ、ソース抵抗を下げる目的か
ら、ゲート電極はドレイン電極端からＰＪＩｔ シソー
ス側に近づけるいわゆるオフセット構造を取る方が良い
。ＧａＡｓＦＥＴにおいて、ＧａＡｓへのオーミックＴ
ｖＬ極とショットキー接合電極ではその形成方法、電極
材料が互いに異なる為、従来はソースおｊ；びドレイン
のオーミック電極のパターニングを行なうためのＰＲマ
スク工程とゲート電極のパターニングを行なうためのＰ
Ｉｔマスク工程とは、夫々別であり（別工程で行なう
）互いの位置を目合ぜで決定していた。たとえばオーミ
ック電極ヲケー トｆｌｊｌｉ＆ （ショットキー電極
）に先行して形成する場合は、ソースおよびドレイン両
電極をパターニングしてオーミックメタルを被着さぜ、
これを熱処理により合金化させてオーミック電極を形成
づる。その後、このソース、ドレイン両電極の間のゲー
ト電極を形成する位置にＰ几目合ぜでパターニングＪる
。一方、ゲート電極を先行させるＪ１％合はその逆の方
法で行なっていた。これら従来の方法では、互いに異な
るＰ ＩＬ目合せ作業工程での目合せずれと、ＰＲマス
ク自身が持つ相対目金ぜ精度の制約から、ソース−ドレ
イン間隔を設計上６μ以内に確保することは困難であっ
た。
ら、ゲート電極はドレイン電極端からＰＪＩｔ シソー
ス側に近づけるいわゆるオフセット構造を取る方が良い
。ＧａＡｓＦＥＴにおいて、ＧａＡｓへのオーミックＴ
ｖＬ極とショットキー接合電極ではその形成方法、電極
材料が互いに異なる為、従来はソースおｊ；びドレイン
のオーミック電極のパターニングを行なうためのＰＲマ
スク工程とゲート電極のパターニングを行なうためのＰ
Ｉｔマスク工程とは、夫々別であり（別工程で行なう
）互いの位置を目合ぜで決定していた。たとえばオーミ
ック電極ヲケー トｆｌｊｌｉ＆ （ショットキー電極
）に先行して形成する場合は、ソースおよびドレイン両
電極をパターニングしてオーミックメタルを被着さぜ、
これを熱処理により合金化させてオーミック電極を形成
づる。その後、このソース、ドレイン両電極の間のゲー
ト電極を形成する位置にＰ几目合ぜでパターニングＪる
。一方、ゲート電極を先行させるＪ１％合はその逆の方
法で行なっていた。これら従来の方法では、互いに異な
るＰ ＩＬ目合せ作業工程での目合せずれと、ＰＲマス
ク自身が持つ相対目金ぜ精度の制約から、ソース−ドレ
イン間隔を設計上６μ以内に確保することは困難であっ
た。
又、櫛目構造の場合、ゲートの目合せずれはゲートがソ
ース側へ近づくフィンガーと、ドレイン側へ近づくフィ
ンツノ−とが交互にできる為、各フィンガー間でのバラ
ンスをくずし、特性を悪化させる原因になっていた。
ース側へ近づくフィンガーと、ドレイン側へ近づくフィ
ンツノ−とが交互にできる為、各フィンガー間でのバラ
ンスをくずし、特性を悪化させる原因になっていた。
本発明の目的はショットキー電極とオーミック電極との
形成時に生じる相互の位置ずれをなくした新規な製造方
法を提供することにある。
形成時に生じる相互の位置ずれをなくした新規な製造方
法を提供することにある。
本発明によれば半絶縁性基板上に低抵抗半導体層を形成
し％該低抵抗半導体層に非整流性接触１に極と整流性接
触電極とを設ける半導体装置の製造工程において、 低抵抗半導体層上に互いにエツチング速度もしくはエツ
チング液の異なる少なくとも２層の絶縁層を形成する工
程； 非整？に、性接触電極と整流性接触電極とを設ける位置
上の絶縁層の一部を選択的に除去し凹部を形成する工程
： 非整流性接触電極部もしくは整流性接触電極部のうちい
づれか一方の凹部をマスクして残りの凹部の絶縁層を除
去し電極を形成する工程；形成された電極をマスクして
残された他方の凹部の絶縁層を除去してそこに電極を形
成する工程： を具備することを特徴とする半導体装置の製造方法が得
られる。
し％該低抵抗半導体層に非整流性接触１に極と整流性接
触電極とを設ける半導体装置の製造工程において、 低抵抗半導体層上に互いにエツチング速度もしくはエツ
チング液の異なる少なくとも２層の絶縁層を形成する工
程； 非整？に、性接触電極と整流性接触電極とを設ける位置
上の絶縁層の一部を選択的に除去し凹部を形成する工程
： 非整流性接触電極部もしくは整流性接触電極部のうちい
づれか一方の凹部をマスクして残りの凹部の絶縁層を除
去し電極を形成する工程；形成された電極をマスクして
残された他方の凹部の絶縁層を除去してそこに電極を形
成する工程： を具備することを特徴とする半導体装置の製造方法が得
られる。
本発明によれば非整流性および整流性両方のｉｔｔ極形
酸形成位置当する部分の絶縁層に同時に四部を形成する
ように工夫されているので、それによって両者の位置は
相対的に正確に決定され、その後の工程では正確な目合
せをする必要がない為両電極間隔を従来よりも短縮でき
るとともに、寄生抵抗も低減でき、簡単に正確な位置決
めが可能となる。
酸形成位置当する部分の絶縁層に同時に四部を形成する
ように工夫されているので、それによって両者の位置は
相対的に正確に決定され、その後の工程では正確な目合
せをする必要がない為両電極間隔を従来よりも短縮でき
るとともに、寄生抵抗も低減でき、簡単に正確な位置決
めが可能となる。
次に本発明の一実施例を図面を用いて説明する。
第２図ａ −ｇにそのＧ ａ Ａ ｓ Ｆ Ｅ Ｔの各
製造段階での断面図を示す。半絶縁性ＧａＡｓ基板２０
上にキャリア濃度〜Ｉ Ｘ １０”ｃｍ”、 厚さ０
．６μの能動層２１ 全形成ｔ ；６゜次にＣｖＤＳＩ
Ｏ２２２を４０００＾、ブラズ７シＩＪ ：Ｉ ンｇ化
Ｍ （Ｉ’ＣＶＤ ５ｉＮ）２３をｚｏｏｏＡ ｌｌ
ｆｔ次成長サセル。ｌＣＶＤ５ｉＮ２３は５ｔＯ２エツ
チング液（ＮＨ４Ｆ ＋ Ｈｌ” ）によるエツチング
速度が該ＳｔＯ，膜のエツチング速度の１／１０以下と
なるような成長東件とした。次にソース２５．ゲート２
６．ドレイン２７の各電極位置を決定するＰ几マスク２
４を形成する。本実施例ではゲート端一ドレイン間隔が
２．５μ。
製造段階での断面図を示す。半絶縁性ＧａＡｓ基板２０
上にキャリア濃度〜Ｉ Ｘ １０”ｃｍ”、 厚さ０
．６μの能動層２１ 全形成ｔ ；６゜次にＣｖＤＳＩ
Ｏ２２２を４０００＾、ブラズ７シＩＪ ：Ｉ ンｇ化
Ｍ （Ｉ’ＣＶＤ ５ｉＮ）２３をｚｏｏｏＡ ｌｌ
ｆｔ次成長サセル。ｌＣＶＤ５ｉＮ２３は５ｔＯ２エツ
チング液（ＮＨ４Ｆ ＋ Ｈｌ” ）によるエツチング
速度が該ＳｔＯ，膜のエツチング速度の１／１０以下と
なるような成長東件とした。次にソース２５．ゲート２
６．ドレイン２７の各電極位置を決定するＰ几マスク２
４を形成する。本実施例ではゲート端一ドレイン間隔が
２．５μ。
ゲート端一ソース端間隔が１．５１１． ゲート長が
１μとなるようにオフセット構造にした（工程ａ）。
１μとなるようにオフセット構造にした（工程ａ）。
次にドライエツチングによりｂ工程のよウニ１′Ｃ１８
ＩＮ ２３とＣＶＤ Ｓ １０２２２ （７）一部とを
エツチングして凹部を作り、ＰＩＩ、マスク２４を除去
する。次にソース、 ドレイン電極（オーミック電極）
となる位置をＣ工程のようにＰ ＩＬマスク２３で覆い
、８１０２エツチング液（ＮＨ４Ｆ −１−）ｉＦ ）
でエツチングすることによってゲート直上の８１０２膜
が選択的に除去される。さらにそれによって露出された
Ｇ ａ Ａ ｓ活性層（ｎ ｆｊＪｉ〜Ｉ Ｘ １０１
７ｃｔｔＵ ”エビ層）をエツチングして所望の厚さに
調整する。これによってリセス構造のゲート２６′が得
られる。ＰＲマスク２８を取り去りゲートショットキー
メタルとじて例えば人１２９を全面に蒸着する。リセス
ケ−１、（ＳＩＳ）Ａｊ ｆ−！ ＰＣＶＩ） ８ Ｉ
Ｎ ２３ 上ｏ Ａｔト４１分離されて形成される。ゲ
ートｈｔを覆うようにＰＲマスク３０を施し、ゲート以
外の部分のＡｔをＭＩＪン酸（〜６０°Ｃ）でエツチン
グして取り去りゲート電極を形成する（工程ｄ）。次に
ソース。
ＩＮ ２３とＣＶＤ Ｓ １０２２２ （７）一部とを
エツチングして凹部を作り、ＰＩＩ、マスク２４を除去
する。次にソース、 ドレイン電極（オーミック電極）
となる位置をＣ工程のようにＰ ＩＬマスク２３で覆い
、８１０２エツチング液（ＮＨ４Ｆ −１−）ｉＦ ）
でエツチングすることによってゲート直上の８１０２膜
が選択的に除去される。さらにそれによって露出された
Ｇ ａ Ａ ｓ活性層（ｎ ｆｊＪｉ〜Ｉ Ｘ １０１
７ｃｔｔＵ ”エビ層）をエツチングして所望の厚さに
調整する。これによってリセス構造のゲート２６′が得
られる。ＰＲマスク２８を取り去りゲートショットキー
メタルとじて例えば人１２９を全面に蒸着する。リセス
ケ−１、（ＳＩＳ）Ａｊ ｆ−！ ＰＣＶＩ） ８ Ｉ
Ｎ ２３ 上ｏ Ａｔト４１分離されて形成される。ゲ
ートｈｔを覆うようにＰＲマスク３０を施し、ゲート以
外の部分のＡｔをＭＩＪン酸（〜６０°Ｃ）でエツチン
グして取り去りゲート電極を形成する（工程ｄ）。次に
ソース。
ドレイン電極となるべき部分以外の場所を覆うＰ１ｔマ
スク３１を形成して、ソース、ドレイン電極を設けるべ
き部分の８１０．をエツチング液で除去する。オーミッ
クメタル３２として例えばＡｕＧｅ−Ｎ１をｘ５ｏｏＡ
、４００大順次蒸着する（工程ｅ）。
スク３１を形成して、ソース、ドレイン電極を設けるべ
き部分の８１０．をエツチング液で除去する。オーミッ
クメタル３２として例えばＡｕＧｅ−Ｎ１をｘ５ｏｏＡ
、４００大順次蒸着する（工程ｅ）。
次に５ｉｏ２をサイドエツチングによって取り去り、Ｐ
ｕｔマスクを除去する（工程ｆ）。オーミックメタル
を合金化し、ソース、ドレインオーミック電極を形成す
る。ｇ工程は表面パッシベイション膜３３を施した図を
示した。
ｕｔマスクを除去する（工程ｆ）。オーミックメタル
を合金化し、ソース、ドレインオーミック電極を形成す
る。ｇ工程は表面パッシベイション膜３３を施した図を
示した。
以上、この方法によればソース、ドレインとゲートの電
極位置を形成する上で相互の正確な位置を決定するのに
必要なマスク作成は工程８だけでＪ：いため、目合わぜ
ずれや位置ずれがなくなり、非常に正確な位置にショッ
トキー電極とオーミック電極とを形成Ｊることかできた
。
極位置を形成する上で相互の正確な位置を決定するのに
必要なマスク作成は工程８だけでＪ：いため、目合わぜ
ずれや位置ずれがなくなり、非常に正確な位置にショッ
トキー電極とオーミック電極とを形成Ｊることかできた
。
以上、本発明の一実施例として特定な方法、材料で説明
したが、本技術思想から明らかなように本実施例にのみ
限定されることなく適用されることはいうまでもない。
したが、本技術思想から明らかなように本実施例にのみ
限定されることなく適用されることはいうまでもない。
例えば、工程ａにて用いられるＰＣＶＤＳＩＮ ２３と
ＣＶＤ８１０．．２２ との組み合わぜ以外に、互い
にエツチング液の異なる物質同志もしくはエツチング速
度の異なる組成物質同志の組み合わせであればよい。ま
た、オーミンク電極を形成した後、ショットキー電極を
形成するようにしてもよい。勿論、リセス構造ではなく
ショットキー電極およびオーミック電極が同一平面上に
ある構造のｌ” Ｅ Ｔや、横型ダイオードにも十分適
用できる。
ＣＶＤ８１０．．２２ との組み合わぜ以外に、互い
にエツチング液の異なる物質同志もしくはエツチング速
度の異なる組成物質同志の組み合わせであればよい。ま
た、オーミンク電極を形成した後、ショットキー電極を
形成するようにしてもよい。勿論、リセス構造ではなく
ショットキー電極およびオーミック電極が同一平面上に
ある構造のｌ” Ｅ Ｔや、横型ダイオードにも十分適
用できる。
第１図はＧａＡｓ ＭＥＳＦＥＴ （Ｄ平面図、第２図
ａ乃至ｇは本発明の一実施例による各製造工程断面図で
ある。 １・・・・・・ソース、２・・・・・・ドレイン、３・
・・・・・ゲート、２０・・・・・・ＧａＡｓ基板、２
１・・・・・・能動層、２２・・・・・・８１０、膜、
２３・・・・・・ＳｔＮ膜、２４．２Ｂ、 ３０．３１
・・・・・・Ｐｌｔマスク、２５・・・・・・ソース、
２６・・・・・・ゲート、２７・・・・・・ドレイン、
２９・・・・・・Ａｔ、３２・・・・・・オーミックメ
タル、３３・・・・・・表面パッシベーション膜。 ／ 磨／ １２１ 晒２図
ａ乃至ｇは本発明の一実施例による各製造工程断面図で
ある。 １・・・・・・ソース、２・・・・・・ドレイン、３・
・・・・・ゲート、２０・・・・・・ＧａＡｓ基板、２
１・・・・・・能動層、２２・・・・・・８１０、膜、
２３・・・・・・ＳｔＮ膜、２４．２Ｂ、 ３０．３１
・・・・・・Ｐｌｔマスク、２５・・・・・・ソース、
２６・・・・・・ゲート、２７・・・・・・ドレイン、
２９・・・・・・Ａｔ、３２・・・・・・オーミックメ
タル、３３・・・・・・表面パッシベーション膜。 ／ 磨／ １２１ 晒２図
Claims (1)
- 非整流性’＋ｔｆ、 罹吉整流性電、極とを必要とする
半導体装置の製造方法において、互いにエツチング速度
もしくはエツチング液の異なる層を積層して絶縁層を形
成する工程と、整流性電極および非整流性′＃１℃極を
形成すべき位藺、の前記絶縁層の一部を除去して凹部を
形成する工程と、整流性および非整流性電極の夫々に対
応する凹部の絶縁層を別々の工程で除去し、それによっ
て露出された基板上に整流性および非整流性電極を夫々
形成する工程とを含むことを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14027282A JPS5929463A (ja) | 1982-08-12 | 1982-08-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14027282A JPS5929463A (ja) | 1982-08-12 | 1982-08-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5929463A true JPS5929463A (ja) | 1984-02-16 |
Family
ID=15264911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14027282A Pending JPS5929463A (ja) | 1982-08-12 | 1982-08-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5929463A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7270763B2 (en) | 2003-02-10 | 2007-09-18 | Yamaha Corporation | Anisotropic wet etching of silicon |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54162461A (en) * | 1978-06-13 | 1979-12-24 | Matsushita Electric Ind Co Ltd | Manufacture for semiconductor device |
| JPS5730376A (en) * | 1980-07-30 | 1982-02-18 | Fujitsu Ltd | Manufacture of schottky barrier fet |
-
1982
- 1982-08-12 JP JP14027282A patent/JPS5929463A/ja active Pending
Patent Citations (2)
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|---|---|---|---|---|
| JPS54162461A (en) * | 1978-06-13 | 1979-12-24 | Matsushita Electric Ind Co Ltd | Manufacture for semiconductor device |
| JPS5730376A (en) * | 1980-07-30 | 1982-02-18 | Fujitsu Ltd | Manufacture of schottky barrier fet |
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| US7270763B2 (en) | 2003-02-10 | 2007-09-18 | Yamaha Corporation | Anisotropic wet etching of silicon |
| US7867408B2 (en) | 2003-02-10 | 2011-01-11 | Yamaha Corporation | Anisotropic wet etching of silicon |
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