JPH0247840A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0247840A JPH0247840A JP19922088A JP19922088A JPH0247840A JP H0247840 A JPH0247840 A JP H0247840A JP 19922088 A JP19922088 A JP 19922088A JP 19922088 A JP19922088 A JP 19922088A JP H0247840 A JPH0247840 A JP H0247840A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にショットキ
ー障壁電界効果トランジスタ（ＭＥＳＦＥＴ）における
エアブリッジ構造の製造方法に関する。
ー障壁電界効果トランジスタ（ＭＥＳＦＥＴ）における
エアブリッジ構造の製造方法に関する。
従来、ＧａＡｓ基板に形成する超高周波帯用のＭＥＳＦ
ＥＴでは、ソース電極に繋がる配線をエアブリッジ構造
でショットキーゲートとクロスオーバさせる構成が用い
られている。このエアブリッジ構造の製造方法としては
、ゲートバスバー上にフォトレジスト、ポリイミド等の
有機物層を形成し、この有機物層を土台としてソース電
極に繋がる配線を形成し、その後に有機物層を除去して
ゲートバスバー上を空洞化する方法が採用されている。
ＥＴでは、ソース電極に繋がる配線をエアブリッジ構造
でショットキーゲートとクロスオーバさせる構成が用い
られている。このエアブリッジ構造の製造方法としては
、ゲートバスバー上にフォトレジスト、ポリイミド等の
有機物層を形成し、この有機物層を土台としてソース電
極に繋がる配線を形成し、その後に有機物層を除去して
ゲートバスバー上を空洞化する方法が採用されている。
上述した従来の製造方法では、有機物層を選択的に形成
する際にイオンミリング等のドライプロセスを行ってい
るため、フォトレジストやポリイミド等の有機物層の表
面がこのイオンミリング処理によって変質し易い。この
ため、有機物層の除去プロセスが不安定なものになって
所望のパターンの有機物層を得ることが難しい。また、
パッシベーションを損傷しないように除去を行うため、
有機物層を完全に除去することができなくなり、クロス
オーバ部に有機物が異物として残存し、ＭＥＳＦＥＴを
汚し、或いはＭＥＳＦＥＴの特性に悪影響を与えるとい
う問題がある。
する際にイオンミリング等のドライプロセスを行ってい
るため、フォトレジストやポリイミド等の有機物層の表
面がこのイオンミリング処理によって変質し易い。この
ため、有機物層の除去プロセスが不安定なものになって
所望のパターンの有機物層を得ることが難しい。また、
パッシベーションを損傷しないように除去を行うため、
有機物層を完全に除去することができなくなり、クロス
オーバ部に有機物が異物として残存し、ＭＥＳＦＥＴを
汚し、或いはＭＥＳＦＥＴの特性に悪影響を与えるとい
う問題がある。
本発明はクロスオーバ部における異物の発生を防止して
、汚れ及び特性劣化を防止する半導体装置の製造方法を
提供することを目的としている。
、汚れ及び特性劣化を防止する半導体装置の製造方法を
提供することを目的としている。
本発明の半導体装置の製造方法は、ゲート電極及びソー
ス、ドレイン電極を形成した基板上にフォトレジストを
塗布し、かつこのフォトレジストをゲート電極上の部分
で除去する工程と、全面に低温でプラズマシリコン窒化
膜を成長させ、かつ前記フォトレジストを除去すること
により前記ゲート電極上の部分にのみこのシリコン窒化
膜を残す工程と、前記ソース、ドレイン電極に接続され
る配線をシリコン窒化膜上に形成する工程と、シリコン
窒化膜をウェットエツチングにより除去する工程を含ん
でいる。
ス、ドレイン電極を形成した基板上にフォトレジストを
塗布し、かつこのフォトレジストをゲート電極上の部分
で除去する工程と、全面に低温でプラズマシリコン窒化
膜を成長させ、かつ前記フォトレジストを除去すること
により前記ゲート電極上の部分にのみこのシリコン窒化
膜を残す工程と、前記ソース、ドレイン電極に接続され
る配線をシリコン窒化膜上に形成する工程と、シリコン
窒化膜をウェットエツチングにより除去する工程を含ん
でいる。
上述した方法では、フォトレジストを用いたリフトオフ
法により低温成長プラズマシリコン窒化膜を選択形成し
、かつこの窒化膜をウェットエツチング法により除去す
ることが可能となる。
法により低温成長プラズマシリコン窒化膜を選択形成し
、かつこの窒化膜をウェットエツチング法により除去す
ることが可能となる。
次に、本発明を図面を参照して説明する。
第１図乃至第５図は本発明の一実施例を工程順に示す縦
断面図である。
断面図である。
先ず、第１図のように、半絶縁性ＧａＡｓ基板１の表面
にショットキー金属でゲート電極（ゲートパスバー）２
を形成し、かつこれに隣接する位置にオーミック接触し
たソース、ドレイン電極３を形成する。なお、ドレイン
電極の図示は省略している。そして、全面にシリコン窒
化膜やシリコン酸化膜等からなるパッシベーション膜４
を被着し、ソース電極３上にコンタクト用の窓４ａを開
設する。
にショットキー金属でゲート電極（ゲートパスバー）２
を形成し、かつこれに隣接する位置にオーミック接触し
たソース、ドレイン電極３を形成する。なお、ドレイン
電極の図示は省略している。そして、全面にシリコン窒
化膜やシリコン酸化膜等からなるパッシベーション膜４
を被着し、ソース電極３上にコンタクト用の窓４ａを開
設する。
次いで、第２図のように全面にフォトレジスト５を塗布
し、かつクロスオーバ部に相当する箇所のフォトレジス
トを除去する。そして、１００〜１１０″Ｃの低温でＰ
−３ｉＮ膜（プラズマシリコン窒化膜）６を成長させる
。このＰ−３ｉＮ膜６の厚さは、クロスオーバ部の高さ
に相当する厚さに形成する。
し、かつクロスオーバ部に相当する箇所のフォトレジス
トを除去する。そして、１００〜１１０″Ｃの低温でＰ
−３ｉＮ膜（プラズマシリコン窒化膜）６を成長させる
。このＰ−３ｉＮ膜６の厚さは、クロスオーバ部の高さ
に相当する厚さに形成する。
そして、前記フォトレジスト５を除去することにより、
第３図のように、Ｐ−３ｉＮ膜６の一部がリフトオフ法
により除去され、ゲート電極２を覆う領域にのみ残され
る。
第３図のように、Ｐ−３ｉＮ膜６の一部がリフトオフ法
により除去され、ゲート電極２を覆う領域にのみ残され
る。
次に、第４図のように全面に配線用金属、ここではＴ
ｉ ／ Ａ ｕで構成した配線膜を被着し、かつこれを
所要パターンに形成することで配線７を形成する。この
配線７にはＡｕめっきを施している。
ｉ ／ Ａ ｕで構成した配線膜を被着し、かつこれを
所要パターンに形成することで配線７を形成する。この
配線７にはＡｕめっきを施している。
また、この配線７はパッシベーション膜４の開口４ａに
おいて、ソース電極３に電気接続される。
おいて、ソース電極３に電気接続される。
しかる後、前記Ｐ−３ｉＮ膜６に対してウェットエツチ
ングを行うことにより、第５図のようにゲート電極２上
のＰ−３ｉＮ膜６が除去され、この部分に空洞８が形成
される。これにより、配線７はゲート電極２上をエアブ
リッジ構造でクロスオーバされた構成とされる。なお、
この際パッシベーション膜４のエツチング比は、低温成
長Ｐ−３ｉＮ膜６の１／１０〜１７３０程度であるため
に、パッシベーション膜４がエツチングされることは殆
どない。
ングを行うことにより、第５図のようにゲート電極２上
のＰ−３ｉＮ膜６が除去され、この部分に空洞８が形成
される。これにより、配線７はゲート電極２上をエアブ
リッジ構造でクロスオーバされた構成とされる。なお、
この際パッシベーション膜４のエツチング比は、低温成
長Ｐ−３ｉＮ膜６の１／１０〜１７３０程度であるため
に、パッシベーション膜４がエツチングされることは殆
どない。
この方法によれば、低温成長したＰ−３ｉＮ膜６は、フ
ォトレジスト５を利用したりフトオフ法で選択形成でき
るので、従来の有機物層の場合のような除去の不安定性
が生しることはなく、所望のパターンを容易に得ること
ができ、高精度のクロスオーバ構造を形成できる。また
、低温成長し７’、：Ｐ−３ｉＮｌ１６をパッシベーシ
ョン膜４をエツチングすることなくウェットエツチング
により容易に除去できるので、完全な除去が可能となり
、かつ有機物が異物として残存されることもない。
ォトレジスト５を利用したりフトオフ法で選択形成でき
るので、従来の有機物層の場合のような除去の不安定性
が生しることはなく、所望のパターンを容易に得ること
ができ、高精度のクロスオーバ構造を形成できる。また
、低温成長し７’、：Ｐ−３ｉＮｌ１６をパッシベーシ
ョン膜４をエツチングすることなくウェットエツチング
により容易に除去できるので、完全な除去が可能となり
、かつ有機物が異物として残存されることもない。
これにより、ＭＥＳＦＥＴの汚れや異物による特性劣化
を防止することが可能となる。
を防止することが可能となる。
以上説明したように本発明は、フォトレジストを用いた
リフトオフ法により低温成長Ｐ−３ｉＮ膜を選択形成し
ているので、有機物層をイオンミリングするときのよう
な除去工程における不安定性を生じることなく所望のパ
ターンに形成でき、高精度なりロスオーバ構造を得るこ
とができる。
リフトオフ法により低温成長Ｐ−３ｉＮ膜を選択形成し
ているので、有機物層をイオンミリングするときのよう
な除去工程における不安定性を生じることなく所望のパ
ターンに形成でき、高精度なりロスオーバ構造を得るこ
とができる。
また、低温成長Ｐ−３ｉＮ膜をパッシベーション膜との
エツチング比の大きなウェットエツチング法により除去
しているので、パッジベージクンをエツチングすること
なく完全な除去が可能であり、かつ有機物層を用いてい
ないために膜残りによる異物の発生及び、この異物によ
る汚れや特性劣化を有効に防止できる効果がある。
エツチング比の大きなウェットエツチング法により除去
しているので、パッジベージクンをエツチングすること
なく完全な除去が可能であり、かつ有機物層を用いてい
ないために膜残りによる異物の発生及び、この異物によ
る汚れや特性劣化を有効に防止できる効果がある。
第１図乃至第５図は本発明の一実施例を製造工程順に示
す縦断面図である。 １・・・ＧａＡｓ基板、２・・・ゲート電極、３・・・
ソース電極、４・・・パッシベーション膜、５・・・フ
ォトレジスト、６・・・低温成長Ｐ−３ｉＮ膜、７・・
・配線、８・・・空洞。
す縦断面図である。 １・・・ＧａＡｓ基板、２・・・ゲート電極、３・・・
ソース電極、４・・・パッシベーション膜、５・・・フ
ォトレジスト、６・・・低温成長Ｐ−３ｉＮ膜、７・・
・配線、８・・・空洞。
Claims (1)
- １、ゲート電極及びソース、ドレイン電極を形成した基
板上にフォトレジストを塗布し、かつこのフォトレジス
トをゲート電極上の部分で除去する工程と、全面に低温
でプラズマシリコン窒化膜を成長させ、かつ前記フォト
レジストを除去することにより前記ゲート電極上の部分
にのみこの低温成長プラズマシリコン窒化膜を残す工程
と、前記ソース、ドレイン電極に接続される配線をこの
低温成長プラズマシリコン窒化膜上に形成する工程と、
前記低温成長プラズマシリコン窒化膜をウェットエッチ
ングにより除去する工程を含むことを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19922088A JP2712340B2 (ja) | 1988-08-10 | 1988-08-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19922088A JP2712340B2 (ja) | 1988-08-10 | 1988-08-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0247840A true JPH0247840A (ja) | 1990-02-16 |
| JP2712340B2 JP2712340B2 (ja) | 1998-02-10 |
Family
ID=16404139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19922088A Expired - Lifetime JP2712340B2 (ja) | 1988-08-10 | 1988-08-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2712340B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04103137A (ja) * | 1990-08-23 | 1992-04-06 | Nec Corp | 電界効果トランジスタの製造方法 |
| US7361452B2 (en) * | 2003-02-04 | 2008-04-22 | Dongbu Electronics Co., Ltd. | Methods for forming a metal line in a semiconductor manufacturing process |
| KR100842674B1 (ko) * | 2006-12-20 | 2008-06-30 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조방법 |
-
1988
- 1988-08-10 JP JP19922088A patent/JP2712340B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04103137A (ja) * | 1990-08-23 | 1992-04-06 | Nec Corp | 電界効果トランジスタの製造方法 |
| US7361452B2 (en) * | 2003-02-04 | 2008-04-22 | Dongbu Electronics Co., Ltd. | Methods for forming a metal line in a semiconductor manufacturing process |
| KR100842674B1 (ko) * | 2006-12-20 | 2008-06-30 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2712340B2 (ja) | 1998-02-10 |
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