KR0174538B1 - 헤테로 접합 바이폴라 트랜지스터 제조 방법 - Google Patents
헤테로 접합 바이폴라 트랜지스터 제조 방법 Download PDFInfo
- Publication number
- KR0174538B1 KR0174538B1 KR1019900016164A KR900016164A KR0174538B1 KR 0174538 B1 KR0174538 B1 KR 0174538B1 KR 1019900016164 A KR1019900016164 A KR 1019900016164A KR 900016164 A KR900016164 A KR 900016164A KR 0174538 B1 KR0174538 B1 KR 0174538B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- collector
- forming
- emitter
- metal
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title description 10
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 239000011810 insulating material Substances 0.000 claims abstract description 3
- 229910052751 metal Inorganic materials 0.000 claims description 25
- 239000002184 metal Substances 0.000 claims description 25
- 229920002120 photoresistant polymer Polymers 0.000 claims description 21
- 238000000034 method Methods 0.000 claims description 17
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 claims description 10
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 7
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- FTWRSWRBSVXQPI-UHFFFAOYSA-N alumanylidynearsane;gallanylidynearsane Chemical compound [As]#[Al].[As]#[Ga] FTWRSWRBSVXQPI-UHFFFAOYSA-N 0.000 claims description 2
- 239000010953 base metal Substances 0.000 claims 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 8
- 229910052759 nickel Inorganic materials 0.000 description 4
- 238000000151 deposition Methods 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 239000010931 gold Substances 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 229910000927 Ge alloy Inorganic materials 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- BYDQGSVXQDOSJJ-UHFFFAOYSA-N [Ge].[Au] Chemical compound [Ge].[Au] BYDQGSVXQDOSJJ-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 238000011282 treatment Methods 0.000 description 2
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000005389 semiconductor device fabrication Methods 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/6631—Bipolar junction transistors [BJT] with an active layer made of a group 13/15 material
- H01L29/66318—Heterojunction transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/011—Bipolar transistors
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/072—Heterojunctions
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Bipolar Transistors (AREA)
Abstract
평면 토폴로지(topplogy), 감소된 횡치수와, 이미터와 콜렉터 전극 사이에 정렬된 베이스 전극을 갖는 헤테로 접합 바이폴라 트랜지스터는 한 기판 상에 서브-콜렉터, 콜렉터, 베이스 및 하나 혹은 다수의 이미터층을 형성하여 제조된다. 서브-콜렉터층으로 확장된 개구가 형성된 후에, 콜렉터 전극의 제1부분이 형성되는데, 여기서, 상기 개구의 측벽이 제1부분에 접하지 않는다.
그 제1부분이 형성된 후에, 개구의 측벽과 콜렉터 전극의 제1부분 사이에 절연 재료가 형성된다. 그후에 콜렉터 전극의 제2부분이 이미터 전극과 함께 콜렉터 전극의 제1부분 상에 형성되는데, 콜렉터 전극의 제2부분과 이미터 전극은 실제로 평면이 된다. 베이스층이 노출된 후에는 콜렉터 전극의 제2부분과 이미터 전극 사이에 자체-정렬된 베이스 전극이 형성된다.
Description
제1도 내지 제10도는 본 발명에 따라 헤테로 접합
바이폴라 트랜지스터를 제조하는 동안 그 트랜지스터의 부분을 크게 확대하여 도시한 횡단면도.
* 도면의 주요부분에 대한 부호의 설명
10 : 기판 14 : 콜렉터층
16 : 베이스층 18 : 이미터층
본 발명은 반도체 장치 제조에 관한 것으로, 특히, 비교적 평면 토폴로지(topplogy)와 감소된 횡치수를 갖는 헤테로 접합 바이폴라 트랜지스터 제조 방법에 관한 것이다.
종래의 방법으로, 헤테로 접합 바이폴라 트랜지스터의 제조 방법은 한 기판 상에 콜렉터, 베이스 및 이미터층을 형성하는 단계를 포함한다.
전형적으로, 이러한 공정 다음에 베이스층 아래를 에칭시켜 이미터 전극을 형성하고, 베이스 저극을 형성한다. 최종적으로, 콜렉터 전극이 형성될 수 있도록 한 개구가 콜렉터층에 대해 에칭된다.
이들 종래의 방법은 일반적으로 이미터 전극과 콜렉터 전극 사이의 큰 높이차가 크기 때문에 비평면 토폴로지를 갖는 헤테로 접합 바이폴라 트랜지스터를 얻는다.
종래의 단일 자체-정렬된 헤테로 접합 바이폴라 트랜지스터 제조 공정은 일반적으로 베이스 전극이 이미터 전극에만 정렬된다.
이러한 자체-정렬은 하나의 장치구성을 얻는데, 여기에서는 콜렉터 전극이 베이스 전극으로 부터 횡적으로 멀리 떨어져 있다. 이 결과, 전체의 트랜지스터 크기가 영향을 받게되어, 트랜지스터의 횡치수는 베이스 전극이 이미터와 콜렉터 전극 모두에 자동적으로 정렬되는 공정을 이용하여 얻을 수 있는 횡치수 보다 크게된다.
참고 문헌으로는 1986년 11월, Tully 등에의해, IEEE 전자 장치학의 완전 평면 헤테로 접합 바이폴라 트랜지스터, Vol. EDL-7, No.11, 615 페이지에 평면화, 자체-정렬된 헤테로 접합 바이폴라 트랜지스터 제조 공정이 기술되어 있다. 이 공정은 베이스의 삽입(intervening) 선택된 이온 주입과 함께 2-단계 에피텍셜 침착을 이용한다. 이러한 에피텍셜 재성장과 선택된 이온 주입은 기술된 공정이 비교적 복잡하게 되고, 사용하는데 어려움이 따른다.
따라서, 본 발명의 목적은 비교적 평면 토폴로지를 갖는 헤테로 접합 바이폴라 트랜지스터 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 감소된 횡치수를 갖는 헤테로 접합 바이폴라 트랜지스터 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 베이스 전극이 이미터와 콜렉터 전극 모두에 정렬되는 헤테로 접합 바이폴라 트랜지스터 제조 방법을 제공하는 것이다.
상기 기술한 목적과 다른 목적 및 장점은 본 발명에 따른 한 실시예로 얻을 수 있는데, 한 기판 상에 서브-콜렉터, 콜렉터, 베이스 및 하나 혹은 다수의 이미터층을 형성하는 단계를 포함한다. 한 개구가 형성되는데, 이 개구는 서브-콜렉터층으로 확장하고, 이 개구내에 콜렉터 전극의 제 1부분이 형성된다. 콜렉터 전극의 제 1 부분 주위의 개구에는 절연 재료가 형성된다. 콜렉터 전극의 제 1 부분상에 콜렉터 전극의 제 2 부분과 이미터전극의 동시 형성은 이미터 전극과 콜렉터 전극을 실제로 평면화로 만들 수 있다. 베이스층이 노출된 후에, 콜렉터 전극의 제 2 부분과 이미터 전극 사이에 한 베이스 전극이 형성되는데, 이 베이스 전극은 이미터와 콜렉터 전극 모두에 정렬된다.
제1도 내지 제10도는 본 발명의 제조 방법을 이용하여 제조하는 동안 헤테로 접합 바이폴라 트랜지스터의 부분을 크게 확대하여 도시한 횡단면도이다.
제1도는 기판(10)을 도시하는데, 그 기판은 그 기판상에 일련의 액티브층을 갖는다. 본 실시예에 있어서, 기판(10)은 반-절연체인 갈륨-비소로 되어 있는데, 다른 공지된 재료로 되어 있는 기판을 이용할 수 도 있다. 또한 , 본 실시예에 있어서, 액티브 층들은 갈륨-비소로 구성되고 N+ 전도형을 갖는 서브-콜렉터(12), 갈륨-비소로 구성되고 N+ 전도형을 갖는 콜렉터 층(14), 갈륨 비소로 구성되고 P전도형을 갖는 베이스층(16), 알루미늄 갈륨 비소로 구성되고 N 전도형을 갖는 이미터층(18)과, 갈륨 비소로 구성되고 N+ 전도형을 갖는 이미터 캡층(20)으로 구성된다.
이들 액티브층들은 이미 공지된 기술의 방법으로 형성된다.
비록 본 명세서에서는 NPN 트랜지스터를 기술하지만, 본 발명이 PNP 트랜지스터를 제조하는데도 이용될 수 있다는 점을 알 수 있다.
제 1 포토레지스트 마스크(22)는 이미터 캡층(20)상에 형성되고, 이 이미터 캡층(20), 이미터층(18), 베이스층(16), 콜렉터층(14)을 통해 확장하여 제2도에 도시된것처럼 서브-콜렉터층(12)에서 정지하는 개구(24)를 형성하는데 이용된다. 이 개구(24)는 묽은 인산의 습식 이소트로픽 에칭 또는, 다른 습식 에칭, 또는 이미 공지된 습식 및 건식을 조합한 에칭을 이용하여 형성될 수 있다. 이들 에칭들은 개구(24)내의 수직뿐만 아니라 수평으로 에칭됨을 알 수 있다. 이러한 에칭으로 인한 개구느(24)는 제 1 포토레지스트 마스크(22)를 언더컷(undercut)한다.
콜렉터 전극의 제 1 부분(26)은 제 1 포토레지스트 마스크(22)를 이용한 개구(24)내에 형성된다.
이러한 형성을 위해 표준 침착 기법이 이용된다. 제 1 부분(26)이 개구(24)의 측벽에 접촉안되는 점은 필수적이다. 그러므로, 제 1 부분(26)의 침착에 제 1 포토레지스트 마스크(22)를 이용하기 위해서, 개구(24)의 에칭으로 상기 기술된 것처럼, 제 1 포토레지스트 마스크(22)를 언더컷한다는 점은 매우 중요하다.
제 1 부분(26)은 서브-콜렉터층(12)에 직접 침착된 금-게르마늄 합금의 층과, 이 합금층에 침착된 니켈층과, 이 니켈층에 침착된 금층을 포함한다. 이 제 1 부분(26)은 다른 금속층을 포함할 수도 있다는 점을 알 수 있다. 더욱이, 제 1 부분(26)은 이미터 캡층(20)의 상부 표면과 실제 평면으로 된다. 제 1 부분(26)이 형성되는 동안, 엑세스 금속(28)은 제 1 포토레지스트 마스크(22)에 침착될 것이다. 제 1 포토레지스트 마스크(22)와 엑세스 금속(28)은 제3도에 예시된 리프트-오프(lift-off)공정과 그 합성 구조에 으해 제 1 부분(26)의 형성에 따라 제거된다.
지금, 제4도를 참조하면, 한 절연층(30)은 리프트-오프 공정에 따른 구조상에 형성된다. 본 실시예에서는 실리콘 이산화물인 절연층(30)이 제 1 부분(26) 주위의 개구(24)에도 차지한다는 점을 알 수 있다.
제5도에 도시된 것처럼, 제4도의 이후에 절연층(30)상에한 포토레지스트층(32)이 형성된다. 이 포토레지스트층(32)은 종래의 공지된 다른 방법으로 적용될 수 있다. 포토레지스트층(32)이 형성된 이후, 포토레지스트층(32)과 절연층(30)은 에칭되는데, 바람직하게는 불소 화학 처리를 이용하는 반응성 이온 에칭을 사용한다. 이 에칭 결과, 제6도에 도시된 것처럼 평면 구조를 얻는다. 개구(24)에 침착된 절연층(30)의 부분은 에칭되지 않고, 액티브층(14, 16, 18 및 20)으로부터 제 1 부분(26)의 절연을 위해 남게 된다.
제7도에 도시된 것처럼, 평면화된 구조 상에 제 2 포토레지스트 마스크(34)가 형성된다. 이 제 2 포토레지스트 마스크(34)는 제 1 부분(26) 상의 콜렉터 전극인 제 2 부분(36)과 제8도에 도시된 것처럼 이미터 전극(38)을 형성하기 위해 이용된다. 본 실시예에 있어서, 제 2 부분(36)과 전극 금속(38) 모두는 금-게르마늄 합금의 층과, 이 합금층 상에 침착된 니켈층과, 이 니켈층에 침착된 금층을 포함한다.
제 2 부분(36)과 이미터 전극(38)의 형성에 따라, 이미터 캡층(20)과 이미터층(18)은 제9도에 도시된 것처럼 이미터 전극(38) 아래에 침착된 이미터 캡층(20)과 이미터층(18)을 제외하고 에칭된다. 층(20 및 8)의 제거로 베이스층(16)이 노출됨을 알 수 있다.
층(20 및 18)의 에칭은 공지된 습식 에칭을 이용하여 이미터 전극(38)의 언더컷 처리한다. 그러나, 본 기술에 숙련된 사람들은 상기와 같은 언더컷 처리를 하기 위해 건식 에칭 또는, 습식 및 건식의 조합 에칭을 이용할 수도 있다는 점을 알 것이다.
층(20 및 18)의 제거에 따라, 제 2 부분(36)과 이미터 전극(38)사이의 베이스층(16) 상에 베이스 전극(40)이 형성된다. 본 실시예에서 있어서, 이 베이스 전극(40)은 백금층이 형성되고, 금층이 형성되는 티타늄층을 포함하지만, 다른 금속 재료를 이용할 수도 있다. 본 명세서에 기술된 공정은 베이스 전극(40)이 콜렉터 전극의 제 2 부분(36)과 아미터 전극(38) 모두 함께 자체 정렬됨을 알 수 있다. 이 정렬은 제 1 부분(26)과 제 2 부분(36)을 포함하는 콜렉터 전극과 이미터 전극(38) 모두에 비교적 가깝게 제조되는 베이스 전극(40)을 제공한다.
제 2 부분(36)과 이미터 전극(38) 사이의 간격은 베이스 전극(40)의 횡치수를 한정하므로, 장치 전체의 횡치수를 한정하는데에 있어서 매우 중요하다.
베이스 전극(40)이 형성되는 동안, 금속(42)은 제 2 부분(36)과 이미터 전극(38) 상에 형성됨을 알 수 있다. 이 금속은 남게되거나, 제거되어 보다 평면 구조를 얻게된다.
Claims (3)
- 기판을 제공하는 단계와, 상기 기판 상에 하나 혹은 다수의 콜렉터층을 형성하는 단계와; 상기 하나 혹은 다수의 콜렉터층 상에 한 베이스층을 형성하는 단계와; 상기 베이스층 상에 하나 혹은 다수의 이미터층을 형성하는 단계와; 상기 하나 혹은 다수의 이미터층과 한 베이스 층을 통해 상기 하나 혹은 다수의 콜렉터층으로 확장하는 개구를 형성하는 단계와; 상기 개구에 제 1 콜렉터 금속을 형성하되, 이 금속이 상기 개구의 어느 측벽에도 접촉하지 않도록 상기 개구에 제 1 콜렉터 금속을 형성하는 단계와; 상기 제 1 콜렉터 금속과 상기 개구의 측벽 사이의 개구에 절연 재료를 형성하는 단계와; 상기 하나 혹은 다수의 이미터층 상에 이미터 금속을 형성하고 상기 제 1 콜렉터 금속 상에 제 2 콜렉터 금속을 형성하되, 상기 이미터 금속과 상기 제 2 콜렉터 금속이 실질적으로 평면화되도록 이미터 금속과 제 2 콜렉터 금속을 형성하는 단계와; 상기 베이스층을 노출시키는 단계 및; 상기 베이스층 상에 베이스 금속을 형성하는 단계를 포함하는 것을 특징으로 하는 헤테로 접합 바이폴라 트랜지스터 제조방법.
- 반-절연 갈륨 비소 기판을 제공하는 단계와; 상기 기판 상에 갈륨 비소 서브-콜렉터층을 형성하는 단계와; 상기 서브-콜렉터층 상에 갈륨 비소 콜렉터층을 형성하는 단계와; 상기 콜렉터층 상에 갈륨 비소 베이스층을 형성하는 단계와; 상기 베이스층 상에 알루미늄 갈륨 비소 이미터층을 형성하는 단계와; 제 1 이미터층 상에 갈륨 비소 이미터 캡층을 형성하는 단계와; 제 2 이미터층 상에 제 1 포토레지스트 마스클를 형성하는 단계와; 상기 포토레지스트 마스크를 이용하여 개구를 형성하되, 상기 서브-콜렉터층으로 확장되도록 개구를 형성하는 단계와; 상기 개구에 제 1 콜렉터 금속을 형성하되, 이 제 1 콜렉터 금속이 상기 개구의 측벽에 접촉되지 않도록 제 1 콜렉터 금속을 형성하는 단계와; 상기 제 1 포토레지스트 마스크를 제거하는 단계와; 상기 개구의 측벽과 상기 제 1 콜렉터 금속 사이의 상기 개구내에 포함하는 구조체상에 절연층을 형성하는 단계와; 상기 절연층상에 포토레지스트층을 형성하고 상기 포토레지스트층과 절연층을 통해 상기 이미터 캡층으로 에칭하되, 그 구조가 실질적으로 평면이 되도록 에칭하는 단계와; 제 2 포토레지스트 마스크를 형성하고 이 제 2 포토레지스트 마스크를 이용하여 상기 제 2 이미터층 상에 이미터 금속을 형성하고 상기 제 1 콜렉터 금속 상에 제 2 콜렉터 금속을 형성하는 단계와; 상기 제 2 포토레지스트 마스크를 제거하는 단계와; 상기 베이스층을 노출시키기 위해 상기 이미터 금속 아래에 침착된 부분을 제외하고 상기 이미터 캡층과 이미터층을 제거하는 단계 및; 상기 이미터 금속과 제 2 콜렉터 금속 사이의 베이스층 상에 베이스 금속을 형성하여 상기 베이스 금속 형성이 자체 정렬되도록 베이스 금속을 형성하는 단계를 포함하는 것을 특징으로 하는 헤테로 접합 바이폴라 트랜지스터 제조 방법.
- 트랜지스터 구조체의 콜렉터층으로 확장하는 개구를 형성하는 단계와; 상기 개구에 콜렉터 전극의 제 1 부분을 형성하는 단계와; 상기 제 1 부분을 한 절연층으로 절연시키는 단계와; 상기 제 1 부분 상에 콜렉터 전극의 제2 부분을 형성하는 단계와; 상기 제 2 부분에 인접하여 실질적으로 상기 제 2 부분과 함께 평면인 이미터 전극을 형성하는 단계와; 상기 제 2 부분과 이미터 전극 사이에 트랜지스터 구조체의 베이스층을 노출시키는 단계 및; 상기 제 2 부분과 이미터 전극 사이의 베이스층의 노출된 부분 상에 베이스 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 평면 이미터 및 콜렉터 전극을 갖는 헤테로 접합 바이폴라 트랜지스터 제조 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US421,918 | 1989-10-16 | ||
| US07/421,918 US4914049A (en) | 1989-10-16 | 1989-10-16 | Method of fabricating a heterojunction bipolar transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR910008859A KR910008859A (ko) | 1991-05-31 |
| KR0174538B1 true KR0174538B1 (ko) | 1999-02-01 |
Family
ID=23672626
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019900016164A KR0174538B1 (ko) | 1989-10-16 | 1990-10-12 | 헤테로 접합 바이폴라 트랜지스터 제조 방법 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4914049A (ko) |
| EP (1) | EP0424100B1 (ko) |
| JP (1) | JP2926957B2 (ko) |
| KR (1) | KR0174538B1 (ko) |
| DE (1) | DE69031896T2 (ko) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5124270A (en) * | 1987-09-18 | 1992-06-23 | Kabushiki Kaisha Toshiba | Bipolar transistor having external base region |
| US4996165A (en) * | 1989-04-21 | 1991-02-26 | Rockwell International Corporation | Self-aligned dielectric assisted planarization process |
| US5192715A (en) * | 1989-07-25 | 1993-03-09 | Advanced Micro Devices, Inc. | Process for avoiding spin-on-glass cracking in high aspect ratio cavities |
| US5242843A (en) * | 1992-10-28 | 1993-09-07 | Allied-Signal Inc. | Method for making a heterojunction bipolar transistor with improved high frequency response |
| DE59402986D1 (de) * | 1993-07-27 | 1997-07-10 | Siemens Ag | Verfahren zur Herstellung eines Halbleiterschichtaufbaus mit planarisierter Oberfläche und dessen Verwendung bei der Herstellung eines Bipolartransistors sowie eines DRAM |
| US20050136648A1 (en) * | 2003-12-23 | 2005-06-23 | Mariah Sharma | Method and system for forming a contact in a thin-film device |
| US20050148196A1 (en) * | 2003-12-26 | 2005-07-07 | Manish Sharma | Method and system for patterning material in a thin film device |
| CN101562136B (zh) * | 2008-04-16 | 2012-01-25 | 中国科学院微电子研究所 | Hbt工艺中介质平面平坦化的方法 |
| US9276013B1 (en) * | 2015-01-21 | 2016-03-01 | International Business Machines Corporation | Integrated formation of Si and SiGe fins |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4663831A (en) * | 1985-10-08 | 1987-05-12 | Motorola, Inc. | Method of forming transistors with poly-sidewall contacts utilizing deposition of polycrystalline and insulating layers combined with selective etching and oxidation of said layers |
| JPH0797589B2 (ja) * | 1986-06-26 | 1995-10-18 | ソニー株式会社 | ヘテロ接合型バイポ−ラトランジスタの製造方法 |
| JPS6381855A (ja) * | 1986-09-25 | 1988-04-12 | Mitsubishi Electric Corp | ヘテロ接合バイポ−ラトランジスタの製造方法 |
| JPH0654779B2 (ja) * | 1987-02-19 | 1994-07-20 | 松下電器産業株式会社 | ヘテロ接合バイポーラトランジスタ |
| US4731340A (en) * | 1987-02-24 | 1988-03-15 | Rockwell International Corporation | Dual lift-off self aligning process for making heterojunction bipolar transistors |
| US4839303A (en) * | 1987-10-13 | 1989-06-13 | Northrop Corporation | Planar bipolar transistors including heterojunction transistors and method |
| EP0312965B1 (de) * | 1987-10-23 | 1992-12-30 | Siemens Aktiengesellschaft | Verfahren zur Herstellung eines planaren selbstjustierten Heterobipolartransistors |
| FR2625612B1 (fr) * | 1987-12-30 | 1990-05-04 | Labo Electronique Physique | Procede de realisation d'un dispositif semiconducteur du type transistor bipolaire a heterojonction |
-
1989
- 1989-10-16 US US07/421,918 patent/US4914049A/en not_active Expired - Lifetime
-
1990
- 1990-10-12 KR KR1019900016164A patent/KR0174538B1/ko not_active IP Right Cessation
- 1990-10-12 JP JP2272490A patent/JP2926957B2/ja not_active Expired - Fee Related
- 1990-10-16 EP EP90311331A patent/EP0424100B1/en not_active Expired - Lifetime
- 1990-10-16 DE DE69031896T patent/DE69031896T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2926957B2 (ja) | 1999-07-28 |
| KR910008859A (ko) | 1991-05-31 |
| US4914049A (en) | 1990-04-03 |
| JPH03139846A (ja) | 1991-06-14 |
| DE69031896T2 (de) | 1998-07-16 |
| EP0424100A3 (en) | 1993-01-20 |
| EP0424100A2 (en) | 1991-04-24 |
| DE69031896D1 (de) | 1998-02-12 |
| EP0424100B1 (en) | 1998-01-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4789643A (en) | Method of manufacturing a heterojunction bipolar transistor involving etch and refill | |
| US5166081A (en) | Method of producing a bipolar transistor | |
| US20020053683A1 (en) | Method of manufacturing a semiconductor component and semiconductor component thereof | |
| JPH0797589B2 (ja) | ヘテロ接合型バイポ−ラトランジスタの製造方法 | |
| KR0174538B1 (ko) | 헤테로 접합 바이폴라 트랜지스터 제조 방법 | |
| JP2851044B2 (ja) | 半導体装置の製造方法 | |
| US5252500A (en) | Method of fabricating a semiconductor device | |
| JPH0472381B2 (ko) | ||
| JP2576165B2 (ja) | バイポーラトランジスタの製造方法 | |
| JPS63124465A (ja) | バイポ−ラトランジスタの製造方法 | |
| JP2522280B2 (ja) | ヘテロ接合バイポ−ラトランジスタおよびその製造方法 | |
| JP2550715B2 (ja) | 半導体装置 | |
| JP2526492B2 (ja) | 半導体装置の製造方法 | |
| JPH04324638A (ja) | ヘテロ接合バイポーラトランジスタの製造方法 | |
| JPS63107066A (ja) | ヘテロ接合型バイポ−ラトランジスタ | |
| JPS6114755A (ja) | 半導体トランジスタおよびその製造方法 | |
| JPH0247840A (ja) | 半導体装置の製造方法 | |
| JP3251649B2 (ja) | 半導体装置の製造方法 | |
| JPH0797634B2 (ja) | 電界効果トランジスタとその製造方法 | |
| JPH0571171B2 (ko) | ||
| JPH0645345A (ja) | エミッタ電極引出し配線およびその作製方法 | |
| JPS62217671A (ja) | 電界効果型トランジスタの製造方法 | |
| JPH0569297B2 (ko) | ||
| JPH0831475B2 (ja) | ヘテロ接合バイポーラトランジスタの製造方法 | |
| JPH1092846A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20021021 Year of fee payment: 5 |
|
| LAPS | Lapse due to unpaid annual fee |