KR910008859A - 헤테로 접합 바이폴라 트랜지스터 제조 방법 - Google Patents
헤테로 접합 바이폴라 트랜지스터 제조 방법 Download PDFInfo
- Publication number
- KR910008859A KR910008859A KR1019900016164A KR900016164A KR910008859A KR 910008859 A KR910008859 A KR 910008859A KR 1019900016164 A KR1019900016164 A KR 1019900016164A KR 900016164 A KR900016164 A KR 900016164A KR 910008859 A KR910008859 A KR 910008859A
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- collector
- layer
- metal
- emitter
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 3
- 238000000034 method Methods 0.000 title claims 2
- 229910052751 metal Inorganic materials 0.000 claims 23
- 239000002184 metal Substances 0.000 claims 23
- 229920002120 photoresistant polymer Polymers 0.000 claims 7
- 239000000758 substrate Substances 0.000 claims 6
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 claims 5
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims 5
- 239000010953 base metal Substances 0.000 claims 4
- 238000005530 etching Methods 0.000 claims 2
- FTWRSWRBSVXQPI-UHFFFAOYSA-N alumanylidynearsane;gallanylidynearsane Chemical compound [As]#[Al].[As]#[Ga] FTWRSWRBSVXQPI-UHFFFAOYSA-N 0.000 claims 1
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 239000011810 insulating material Substances 0.000 claims 1
- 150000002739 metals Chemical class 0.000 claims 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/6631—Bipolar junction transistors [BJT] with an active layer made of a group 13/15 material
- H01L29/66318—Heterojunction transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/011—Bipolar transistors
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/072—Heterojunctions
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Bipolar Transistors (AREA)
Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도 내지 제10도는 본 발명에 따른 헤테로 접합 바이폴라 트랜지스터를 제조하는 동안 그 트랜지스터의 부분을 크게 확대하여 도시한 횡단면도.
Claims (3)
- 기판을 제공하는 단계, 상기 기판 상에 하나 혹은 다수의 콜렉층을 형성하는 단계, 상기 하나 혹은 다수의 콜렉터층 상에 한 베이스층을 형성하는 단계, 상기 베이스층 상에 하나 혹은 다수의 이미터층을 형성하는 단계, 상기 하나 혹은 다수의 이미터층과 한 베이스 층을 통해 상기 하나 혹은 다수의 콜렉터층으로 확장하는 개구를 형성하는 단계, 상기 개구에 제1콜렉터 금속을 형성하는데, 상기 개구의 어느 측벽에도 접촉하지 않도록 상기 개구에 제1콜렉터 금속을 형성하는 단계, 상기 제1콜렉터 금속과 상기 개구의 측벽 사이의 개구에 절연 재료를 형성하는 단계, 상기 하나 혹은 다수의 이미터층 상에 이미터 금속과 상기 제1콜렉터 금속 상에 제2콜렉터 금속을 형성하는데, 상기 이미터 금속과 상기 제2콜렉터 금속이 평면화되도록 이미터 금속과 제2콜렉터 금속을 형성하는 단계, 상기 베이스층을 노출시키는 단계와, 상기 베이스층 상에 베이스 금속을 형성하는 단계를 포함하는 헤테로 접합 바이폴라 트랜지스터 제조 방법.
- 반-절연 갈륨 비소 기판을 제공하는 단계, 상기 기판 상에 갈륨 비소 서브-콜렉터층을 형성하는 단계, 상기 서브-콜렉터층 상에 갈륨 비소 콜렉터 층을 형성하는 단계, 상기 콜렉터층 상에 갈륨 비소 베이스층을 형성하는 단계, 상기 베이스층 상에 알루미늄 갈륨 비소 이미터층을 형성하는 단계, 상기 제1이미터층 상에 갈륨 비소 이미터 캡층을 형성하는 단계, 상기 제2이미터층 상에 제1포토레지스터 마스크를 형성하는 단계, 상기 포토레지스터마스크를 이용하여 개구를 형성하는데, 상기 서브-콜렉터층으로 확장되도록 개구를 형성하는 단계, 상기 개구에 제1콜렉터 금속을 형성하는데, 이 제1콜렉터 금속이 상기 개구의 측벽에 접촉되지 않도록 제1콜렉터 금속을 형성하는 단계, 상기 제1포토레지스트 마스크를 제거하는 단계, 상기 개구의 측벽과 상기 제1콜렉터 금속 사이의 상기 개구내에 포함하는 구조 상에 절연층을 형성하는 단계, 상기 절연층상에 포토레지스트층을 형성하여, 상기 포토레지스트층과 절연층을 통해 상기 이미터 캡층을 에칭하는데, 구조가 실제로 평면이 되도록 에칭하는 단계, 상기 제2이미터층 상에 이미터 금속을 형성하고 상기 제1콜렉터 금속 상에 제2콜렉터 금속을 형성하기 위해 제2포토레지스트 마스크를 형성하는 단계, 상기 제2포토레지스터 마스크를 제거하는 단계, 상기 베이스층을 노출시키기 위해 상기 이미터금속 아래에 침착된 부분을 제외하고 상기 이미터 캡층과 이미터층을 제거하는 단계와, 상기 이미터 금속과 제2콜렉터 금속 사이의 베이스층상에 베이스 금속을 형성하는데, 상기 베이스 금속 형성이 자체 정렬되도록 베이스 금속을 형성하는 단계를 포함하는 헤테로 접합 바이폴라 트랜지스터 제조방법.
- 트랜지스터 구조의 콜렉터층으로 확장하는 개구를 형성하는 단계, 상기 개구에 콜렉터 전극의 제1부분을 형성하는 단계, 상기 제1부분을 한 절연층과 함께 절연시키는 단계, 상기 제1부분 상에 콜렉터 전극의 제2부분을 형성하는 단계, 상기 제2부분과 함께 실제로 평면이고, 그 제2부분과 인접한 이미터 전극을 형성하는 단계, 상기 제2부분과 이미터 전극 사이의 트랜지스터 구조인 베이스층을 노출시키는 단계와, 상기 제2부분과 이미터 전극사이의 베이스층의 노출된 부분 상에 베이스 전극을 형성하는 단계를 포함하는 평면 이미터 및 콜렉터 전극을 갖는 헤테로 접합 바이폴라 트랜지스터 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US07/421,918 US4914049A (en) | 1989-10-16 | 1989-10-16 | Method of fabricating a heterojunction bipolar transistor |
US421,918 | 1989-10-16 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR910008859A true KR910008859A (ko) | 1991-05-31 |
KR0174538B1 KR0174538B1 (ko) | 1999-02-01 |
Family
ID=23672626
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019900016164A KR0174538B1 (ko) | 1989-10-16 | 1990-10-12 | 헤테로 접합 바이폴라 트랜지스터 제조 방법 |
Country Status (5)
Country | Link |
---|---|
US (1) | US4914049A (ko) |
EP (1) | EP0424100B1 (ko) |
JP (1) | JP2926957B2 (ko) |
KR (1) | KR0174538B1 (ko) |
DE (1) | DE69031896T2 (ko) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5124270A (en) * | 1987-09-18 | 1992-06-23 | Kabushiki Kaisha Toshiba | Bipolar transistor having external base region |
US4996165A (en) * | 1989-04-21 | 1991-02-26 | Rockwell International Corporation | Self-aligned dielectric assisted planarization process |
US5192715A (en) * | 1989-07-25 | 1993-03-09 | Advanced Micro Devices, Inc. | Process for avoiding spin-on-glass cracking in high aspect ratio cavities |
US5242843A (en) * | 1992-10-28 | 1993-09-07 | Allied-Signal Inc. | Method for making a heterojunction bipolar transistor with improved high frequency response |
EP0637062B1 (de) * | 1993-07-27 | 1997-06-04 | Siemens Aktiengesellschaft | Verfahren zur Herstellung eines Halbleiterschichtaufbaus mit planarisierter Oberfläche und dessen Verwendung bei der Herstellung eines Bipolartransistors sowie eines DRAM |
US20050136648A1 (en) * | 2003-12-23 | 2005-06-23 | Mariah Sharma | Method and system for forming a contact in a thin-film device |
US20050148196A1 (en) * | 2003-12-26 | 2005-07-07 | Manish Sharma | Method and system for patterning material in a thin film device |
CN101562136B (zh) * | 2008-04-16 | 2012-01-25 | 中国科学院微电子研究所 | Hbt工艺中介质平面平坦化的方法 |
US9276013B1 (en) * | 2015-01-21 | 2016-03-01 | International Business Machines Corporation | Integrated formation of Si and SiGe fins |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4663831A (en) * | 1985-10-08 | 1987-05-12 | Motorola, Inc. | Method of forming transistors with poly-sidewall contacts utilizing deposition of polycrystalline and insulating layers combined with selective etching and oxidation of said layers |
JPH0797589B2 (ja) * | 1986-06-26 | 1995-10-18 | ソニー株式会社 | ヘテロ接合型バイポ−ラトランジスタの製造方法 |
JPS6381855A (ja) * | 1986-09-25 | 1988-04-12 | Mitsubishi Electric Corp | ヘテロ接合バイポ−ラトランジスタの製造方法 |
JPH0654779B2 (ja) * | 1987-02-19 | 1994-07-20 | 松下電器産業株式会社 | ヘテロ接合バイポーラトランジスタ |
US4731340A (en) * | 1987-02-24 | 1988-03-15 | Rockwell International Corporation | Dual lift-off self aligning process for making heterojunction bipolar transistors |
US4839303A (en) * | 1987-10-13 | 1989-06-13 | Northrop Corporation | Planar bipolar transistors including heterojunction transistors and method |
EP0312965B1 (de) * | 1987-10-23 | 1992-12-30 | Siemens Aktiengesellschaft | Verfahren zur Herstellung eines planaren selbstjustierten Heterobipolartransistors |
FR2625612B1 (fr) * | 1987-12-30 | 1990-05-04 | Labo Electronique Physique | Procede de realisation d'un dispositif semiconducteur du type transistor bipolaire a heterojonction |
-
1989
- 1989-10-16 US US07/421,918 patent/US4914049A/en not_active Expired - Lifetime
-
1990
- 1990-10-12 KR KR1019900016164A patent/KR0174538B1/ko not_active IP Right Cessation
- 1990-10-12 JP JP2272490A patent/JP2926957B2/ja not_active Expired - Fee Related
- 1990-10-16 EP EP90311331A patent/EP0424100B1/en not_active Expired - Lifetime
- 1990-10-16 DE DE69031896T patent/DE69031896T2/de not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
DE69031896D1 (de) | 1998-02-12 |
EP0424100B1 (en) | 1998-01-07 |
JP2926957B2 (ja) | 1999-07-28 |
US4914049A (en) | 1990-04-03 |
DE69031896T2 (de) | 1998-07-16 |
EP0424100A2 (en) | 1991-04-24 |
KR0174538B1 (ko) | 1999-02-01 |
JPH03139846A (ja) | 1991-06-14 |
EP0424100A3 (en) | 1993-01-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR960036122A (ko) | 반도체 장치 및 그 제조 방법 | |
KR890007434A (ko) | 반도체 장치 제조방법 | |
KR910008821A (ko) | 반도체장치의 제조방법 | |
KR890007387A (ko) | 반도체 장치의 제조공정 및 전도성 레벨간의 상호 접속방법 | |
KR950001901A (ko) | 콘택홀 제조방법 | |
KR910008859A (ko) | 헤테로 접합 바이폴라 트랜지스터 제조 방법 | |
US5892248A (en) | Double photoresist layer self-aligned heterojuction bipolar transistor | |
KR910010730A (ko) | 헤테로 접합 바이폴라 트랜지스터 및 그의 제조 방법 | |
KR890012359A (ko) | 반도체 장치 및 그 제조방법 | |
KR870003575A (ko) | 반도체장치의 형성방법 | |
KR890003029A (ko) | 싱글 터브 반도체 장치 제조방법 | |
KR920003508A (ko) | 반도체 디바이스 및 이를 제조하는 방법 | |
KR890004439A (ko) | 바이폴라트랜지스터 및 그 제조방법 | |
KR890005882A (ko) | 수직 반도체 소자 | |
KR890001168A (ko) | 반도체 장치에서의 절연산화물 형성방법 및 그 방법에 따라 제조된 반도체 장치 | |
JPS587862A (ja) | バイポ−ラ型トランジスタ−構造体及びその製造方法 | |
US6084258A (en) | Metal-semiconductor junction fet | |
KR0152897B1 (ko) | 바이폴라소자 및 그 제조방법 | |
KR910010718A (ko) | 반도체 기억 장치 및 그 제조방법 | |
KR900019257A (ko) | 쌍극 범프 트랜지스터와 그 트랜지스터 제조 방법 | |
KR970053380A (ko) | 반도체소자의 소자분리막 제조방법 | |
JPH05326540A (ja) | バイポーラトランジスタ及びその製造方法 | |
KR910001930A (ko) | 자기정렬된 저도핑된 접합형성방법 | |
KR880014676A (ko) | 반도체 집적회로 장치 및 그 제조방법 | |
JPS60202930A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20021021 Year of fee payment: 5 |
|
LAPS | Lapse due to unpaid annual fee |