KR910008859A - 헤테로 접합 바이폴라 트랜지스터 제조 방법 - Google Patents

헤테로 접합 바이폴라 트랜지스터 제조 방법 Download PDF

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Abstract

내용 없음

Description

헤테로 접합 바이폴라 트랜지스터 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도 내지 제10도는 본 발명에 따른 헤테로 접합 바이폴라 트랜지스터를 제조하는 동안 그 트랜지스터의 부분을 크게 확대하여 도시한 횡단면도.

Claims (3)

  1. 기판을 제공하는 단계, 상기 기판 상에 하나 혹은 다수의 콜렉층을 형성하는 단계, 상기 하나 혹은 다수의 콜렉터층 상에 한 베이스층을 형성하는 단계, 상기 베이스층 상에 하나 혹은 다수의 이미터층을 형성하는 단계, 상기 하나 혹은 다수의 이미터층과 한 베이스 층을 통해 상기 하나 혹은 다수의 콜렉터층으로 확장하는 개구를 형성하는 단계, 상기 개구에 제1콜렉터 금속을 형성하는데, 상기 개구의 어느 측벽에도 접촉하지 않도록 상기 개구에 제1콜렉터 금속을 형성하는 단계, 상기 제1콜렉터 금속과 상기 개구의 측벽 사이의 개구에 절연 재료를 형성하는 단계, 상기 하나 혹은 다수의 이미터층 상에 이미터 금속과 상기 제1콜렉터 금속 상에 제2콜렉터 금속을 형성하는데, 상기 이미터 금속과 상기 제2콜렉터 금속이 평면화되도록 이미터 금속과 제2콜렉터 금속을 형성하는 단계, 상기 베이스층을 노출시키는 단계와, 상기 베이스층 상에 베이스 금속을 형성하는 단계를 포함하는 헤테로 접합 바이폴라 트랜지스터 제조 방법.
  2. 반-절연 갈륨 비소 기판을 제공하는 단계, 상기 기판 상에 갈륨 비소 서브-콜렉터층을 형성하는 단계, 상기 서브-콜렉터층 상에 갈륨 비소 콜렉터 층을 형성하는 단계, 상기 콜렉터층 상에 갈륨 비소 베이스층을 형성하는 단계, 상기 베이스층 상에 알루미늄 갈륨 비소 이미터층을 형성하는 단계, 상기 제1이미터층 상에 갈륨 비소 이미터 캡층을 형성하는 단계, 상기 제2이미터층 상에 제1포토레지스터 마스크를 형성하는 단계, 상기 포토레지스터마스크를 이용하여 개구를 형성하는데, 상기 서브-콜렉터층으로 확장되도록 개구를 형성하는 단계, 상기 개구에 제1콜렉터 금속을 형성하는데, 이 제1콜렉터 금속이 상기 개구의 측벽에 접촉되지 않도록 제1콜렉터 금속을 형성하는 단계, 상기 제1포토레지스트 마스크를 제거하는 단계, 상기 개구의 측벽과 상기 제1콜렉터 금속 사이의 상기 개구내에 포함하는 구조 상에 절연층을 형성하는 단계, 상기 절연층상에 포토레지스트층을 형성하여, 상기 포토레지스트층과 절연층을 통해 상기 이미터 캡층을 에칭하는데, 구조가 실제로 평면이 되도록 에칭하는 단계, 상기 제2이미터층 상에 이미터 금속을 형성하고 상기 제1콜렉터 금속 상에 제2콜렉터 금속을 형성하기 위해 제2포토레지스트 마스크를 형성하는 단계, 상기 제2포토레지스터 마스크를 제거하는 단계, 상기 베이스층을 노출시키기 위해 상기 이미터금속 아래에 침착된 부분을 제외하고 상기 이미터 캡층과 이미터층을 제거하는 단계와, 상기 이미터 금속과 제2콜렉터 금속 사이의 베이스층상에 베이스 금속을 형성하는데, 상기 베이스 금속 형성이 자체 정렬되도록 베이스 금속을 형성하는 단계를 포함하는 헤테로 접합 바이폴라 트랜지스터 제조방법.
  3. 트랜지스터 구조의 콜렉터층으로 확장하는 개구를 형성하는 단계, 상기 개구에 콜렉터 전극의 제1부분을 형성하는 단계, 상기 제1부분을 한 절연층과 함께 절연시키는 단계, 상기 제1부분 상에 콜렉터 전극의 제2부분을 형성하는 단계, 상기 제2부분과 함께 실제로 평면이고, 그 제2부분과 인접한 이미터 전극을 형성하는 단계, 상기 제2부분과 이미터 전극 사이의 트랜지스터 구조인 베이스층을 노출시키는 단계와, 상기 제2부분과 이미터 전극사이의 베이스층의 노출된 부분 상에 베이스 전극을 형성하는 단계를 포함하는 평면 이미터 및 콜렉터 전극을 갖는 헤테로 접합 바이폴라 트랜지스터 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019900016164A 1989-10-16 1990-10-12 헤테로 접합 바이폴라 트랜지스터 제조 방법 KR0174538B1 (ko)

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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5124270A (en) * 1987-09-18 1992-06-23 Kabushiki Kaisha Toshiba Bipolar transistor having external base region
US4996165A (en) * 1989-04-21 1991-02-26 Rockwell International Corporation Self-aligned dielectric assisted planarization process
US5192715A (en) * 1989-07-25 1993-03-09 Advanced Micro Devices, Inc. Process for avoiding spin-on-glass cracking in high aspect ratio cavities
US5242843A (en) * 1992-10-28 1993-09-07 Allied-Signal Inc. Method for making a heterojunction bipolar transistor with improved high frequency response
DE59402986D1 (de) * 1993-07-27 1997-07-10 Siemens Ag Verfahren zur Herstellung eines Halbleiterschichtaufbaus mit planarisierter Oberfläche und dessen Verwendung bei der Herstellung eines Bipolartransistors sowie eines DRAM
US20050136648A1 (en) * 2003-12-23 2005-06-23 Mariah Sharma Method and system for forming a contact in a thin-film device
US20050148196A1 (en) * 2003-12-26 2005-07-07 Manish Sharma Method and system for patterning material in a thin film device
CN101562136B (zh) * 2008-04-16 2012-01-25 中国科学院微电子研究所 Hbt工艺中介质平面平坦化的方法
US9276013B1 (en) * 2015-01-21 2016-03-01 International Business Machines Corporation Integrated formation of Si and SiGe fins

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4663831A (en) * 1985-10-08 1987-05-12 Motorola, Inc. Method of forming transistors with poly-sidewall contacts utilizing deposition of polycrystalline and insulating layers combined with selective etching and oxidation of said layers
JPH0797589B2 (ja) * 1986-06-26 1995-10-18 ソニー株式会社 ヘテロ接合型バイポ−ラトランジスタの製造方法
JPS6381855A (ja) * 1986-09-25 1988-04-12 Mitsubishi Electric Corp ヘテロ接合バイポ−ラトランジスタの製造方法
JPH0654779B2 (ja) * 1987-02-19 1994-07-20 松下電器産業株式会社 ヘテロ接合バイポーラトランジスタ
US4731340A (en) * 1987-02-24 1988-03-15 Rockwell International Corporation Dual lift-off self aligning process for making heterojunction bipolar transistors
US4839303A (en) * 1987-10-13 1989-06-13 Northrop Corporation Planar bipolar transistors including heterojunction transistors and method
DE3877121D1 (de) * 1987-10-23 1993-02-11 Siemens Ag Verfahren zur herstellung eines planaren selbstjustierten heterobipolartransistors.
FR2625612B1 (fr) * 1987-12-30 1990-05-04 Labo Electronique Physique Procede de realisation d'un dispositif semiconducteur du type transistor bipolaire a heterojonction

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DE69031896D1 (de) 1998-02-12
JP2926957B2 (ja) 1999-07-28
US4914049A (en) 1990-04-03

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