KR970053380A - 반도체소자의 소자분리막 제조방법 - Google Patents

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Abstract

본 발명은 반도체소자의 소자분리막 제조방법에 관한 것으로, 본 발명은 반도체기판을 식각하여 900~1000Å이상 깊이의 트렌치를 형성할 경우에, 상기 트렌치 부위의 반도체기판을 열산화하여 트렌치 중앙상측에 요부를 갖는 제1산화막을 형성하고, 상기 제1산화막을 식각하여 반도체기판을 노출시켜 상기 트렌치의 측벽에 제1산화막스페이서를 형성하고, 상기 노출된 반도체기판의 상부에 실리콘층을 형성하고, 상기 실리콘층을 산화하여 제2산화막을 형성하고, 상기 제1질화막과 제1질화막스페이서를 습식식각한 후, 패드산화막을 제거하여 제1산화막, 제2산화막 및 실리콘층으로 구성된 소자분리막을 형성하므로써, 버즈빅을 짧게 형성할 수 있으며, 소자분리막을 평탄하게 형성할 수 있다.

Description

반도체소자의 소자분리막 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2A도 내지 제2G도는 본 발명의 실시예에 따른 반도체소자의 소자분리막 제조 공정도.

Claims (8)

  1. 반도체기판의 상부에 패드산화막과, 제1질화막을 차례로 형성하는 단계와, 상기 반도체기판에서 소자분리영역으로 예정되어 있는 부분을 노출시키는 제1질화막패턴과, 패드산화막패턴을 형성하는 단계와, 상기 구조의 전 표면에 제2질화막을 증착한 후, 전면 식각하여 상기 제1질화막패턴과 패드산화막패턴의 측벽에 제2질화막스페이서를 형성하는 단계와, 노출된 반도체기판을 식각하여 900~1000Å 이상 깊이의 트렌치를 형성하는 단계와, 상기 트렌치 부위의 반도체기판을 열산화하여 트렌치 중앙 상측에 요부를 갖는 제1산화막을 형성하는 단계와, 상기 제1산화막을 식각하여 반도체기판을 노출시켜 상기 트렌치의 측벽에 제1산화막스페이서를 형성하는 단계와, 상기 노출된 반도체기판의 상부에 선택 에피 실리콘층을 형성하는 단계와, 상기 에피 실리콘층을 산화하여 제2산화막을 형성하는 단계와, 상기 제1질화막과 제1질화막스페이서를 습식식각한 후, 패드산화막을 제거하는 단계를 포함하는 반도체소자의 소자분리막 제조방법.
  2. 제1항에 있어서, 상기 제2질화막스페이서는 100~500Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
  3. 제1항에 있어서, 상기 트렌치 부위의 반도체기판을 열산화할 때, 반도체기판의 100~500Å을 열산화하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
  4. 제1항에 있어서, 상기 트렌치 부위의 반도체기판을 열산화할 때, 900~1100℃온도에서 습식 또는 건식으로 열산화하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
  5. 제1항에 있어서, 상기 실리콘층은 700~950℃온도에서 선택 실리콘 에피 성장으로 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
  6. 제1항에 있어서, 상기 실리콘층은 상부면이 반도체기판 표면에서 100~200Å
    깊이에 위치하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
  7. 제1항에 있어서, 상기 제2산화막은 실리콘층을 900~1100℃에서 건식 또는 습식으로 열산화하여 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
  8. 제1항에 있어서, 상기 제2산화막은 반도체기판의 표면보다 200~500Å 높게 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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