KR970053416A - 반도체소자의 소자분리막 제조방법 - Google Patents

반도체소자의 소자분리막 제조방법 Download PDF

Info

Publication number
KR970053416A
KR970053416A KR1019950054966A KR19950054966A KR970053416A KR 970053416 A KR970053416 A KR 970053416A KR 1019950054966 A KR1019950054966 A KR 1019950054966A KR 19950054966 A KR19950054966 A KR 19950054966A KR 970053416 A KR970053416 A KR 970053416A
Authority
KR
South Korea
Prior art keywords
trench
porous silicon
oxide film
forming
etching
Prior art date
Application number
KR1019950054966A
Other languages
English (en)
Other versions
KR100364125B1 (ko
Inventor
차희돈
Original Assignee
김주용
현대전자산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김주용, 현대전자산업 주식회사 filed Critical 김주용
Priority to KR1019950054966A priority Critical patent/KR100364125B1/ko
Publication of KR970053416A publication Critical patent/KR970053416A/ko
Application granted granted Critical
Publication of KR100364125B1 publication Critical patent/KR100364125B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 반도체소자의 소자분리막 제조방법에 관한 것으로, 본 발명은 반도체기판의 상부에 소자분리영역을 노출하는 패드산화막패턴과, 질화막패턴을 형성하고, 반도체기판을 일정깊이 식각하여 트렌치를 형성하고, 상기 트렌치가 형성된 부위의 반도체기판의 표면에 제1산화막을 형성하고, 상기 트렌치에 요부가 형성되는 다공성실리콘층을 형성하고, 상기 다공성실리콘층 식각하여 상기 트렌치의 측벽에만 다공성실리콘스페이서를 형성하고, 상기 다공성실리콘스페이서를 산화하여 상기 트렌치에 매립되는 제2산화막을 형성하고, 상기 질화막 패턴과 제2산화막을 패드산환막패턴이 노출될 때까지 식각하므로써, 트렌치의 크기가 명확하게 제한되어 패킹밀도를 증가한다.

Description

반도체소자의 소자분리막 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1A도 내지 제1E도는 본 발명의 실시예에 따른 반도체소자의 소자분리막 제조 공정도.

Claims (1)

  1. 반도체기판의 상부에 소자분리영역을 노출하는 패드산화막패턴과, 질화막패턴을 형성하는 단계와, 반도체기판을 일정깊이 식각하여 트렌치를 형성하는 단계와, 상기 트렌치가 형성된 부위의 반도체기판의 표면에 제1산화막을 형성하는 단계와, 상기 트렌치에 요부가 형성되는 다공성실리콘층을 형성하는 단계와, 상기 다공성실리콘층 식각하여 상기 트렌치의 측벽에 다공성실리콘스페이서를 형성하는 단계와, 상기 다공성실리콘스페이서를 산화하여 상기 트렌치에 매립되는 제2산화막을 형성하는 단계와, 상기 질화막 패턴과 제2산화막을 패드산환막패턴이 노출될 때까지 식각하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950054966A 1995-12-22 1995-12-22 반도체소자의소자분리막제조방법 KR100364125B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950054966A KR100364125B1 (ko) 1995-12-22 1995-12-22 반도체소자의소자분리막제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950054966A KR100364125B1 (ko) 1995-12-22 1995-12-22 반도체소자의소자분리막제조방법

Publications (2)

Publication Number Publication Date
KR970053416A true KR970053416A (ko) 1997-07-31
KR100364125B1 KR100364125B1 (ko) 2003-02-05

Family

ID=37490833

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950054966A KR100364125B1 (ko) 1995-12-22 1995-12-22 반도체소자의소자분리막제조방법

Country Status (1)

Country Link
KR (1) KR100364125B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020051351A (ko) * 2000-12-22 2002-06-29 박종섭 반도체장치의 소자격리방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57202756A (en) * 1982-04-12 1982-12-11 Toshiba Corp Manufacture of semiconductor device
JPH01217941A (ja) * 1988-02-26 1989-08-31 Fujitsu Ltd 半導体装置の製造方法
JPH02266545A (ja) * 1989-04-07 1990-10-31 Olympus Optical Co Ltd 半導体集積回路装置及びその製造方法
JPH0376141A (ja) * 1989-08-18 1991-04-02 Oki Electric Ind Co Ltd 半導体装置の製造方法
JPH03101250A (ja) * 1989-09-14 1991-04-26 Matsushita Electron Corp 半導体装置の製造方法
KR930011163A (ko) * 1991-11-25 1993-06-23 김광호 반도체 소자 분리 방법
KR960007172B1 (ko) * 1993-06-21 1996-05-29 박영근 비누케이스

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020051351A (ko) * 2000-12-22 2002-06-29 박종섭 반도체장치의 소자격리방법

Also Published As

Publication number Publication date
KR100364125B1 (ko) 2003-02-05

Similar Documents

Publication Publication Date Title
KR960043106A (ko) 반도체장치의 절연막 형성방법
KR970030640A (ko) 반도체 장치의 소자 분리막 형성방법
KR970053384A (ko) 반도체장치의 소자분리 영역 형성방법
KR970013204A (ko) 스페이서를 이용한 트렌치 형성방법
KR970072380A (ko) 반도체 장치 및 그 제조 방법
KR970053416A (ko) 반도체소자의 소자분리막 제조방법
KR890004415A (ko) 반도체장치의 소자 분리방법
KR970003809A (ko) 소자분리막 제조방법
KR970053450A (ko) 반도체소자의 소자분리막 제조방법
KR970053380A (ko) 반도체소자의 소자분리막 제조방법
KR970053428A (ko) 반도체장치의 소자분리 방법
KR970018356A (ko) 반도체장치의 소자 분리방법
KR970053470A (ko) 반도체소자의 소자분리막 제조방법
KR970053474A (ko) 반도체소자의 소자분리막 제조방법
KR970053423A (ko) 반도체 소자의 소자 분리 절연막 제조방법
KR970053396A (ko) 고집적 반도체 소자의 소자분리 산화막 제조방법
KR960019513A (ko) 반도체 소자의 콘택 형성 방법
KR960019653A (ko) 반도체 소자의 소자분리막 형성방법
KR970003803A (ko) 소자분리막 제조방법
KR970052014A (ko) 이중 스토퍼를 이용한 soi 웨이퍼 제조방법
KR960019654A (ko) 반도체 소자의 필드산화막 형성방법
KR950021396A (ko) 필드산화막 제조방법
KR970053487A (ko) 반도체 소자의 분리방법
KR960043103A (ko) 반도체소자의 소자분리절연막 형성방법
KR970030644A (ko) 반도체 소자의 스페이서 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20051021

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee