KR20020051351A - 반도체장치의 소자격리방법 - Google Patents
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Abstract
본 발명은 반도체장치의 소자격리방법에 관한 것으로서, 특히, 반도체기판의 소자격리영역을 제거하여 트렌치를 형성한 후 코너-라운딩용 산화막을 트렌치의 내부 표면에 형성한 다음 비정질 실리콘으로 트렌치 내부 측면에 스페이서를 형성하고 이를 산화 성장시켜 트렌치 내부를 산화막으로 일차 매립하여 소자격리영역과 소자활성영역의 단차를 감소시킨 후 다시 트렌치의 공간을 매립하도록 산화막을 증착한 후 평탄화하여 트렌치 크기에 상관없이 보이드 발생을 방지하고 평탄화시 균일한 소자격리막을 형성할 수 있도록 한 반도체장치의 트렌치형 소자격리방법에 관한 것이다.
Description
본 발명은 반도체장치의 소자격리방법에 관한 것으로서, 특히, 반도체기판의 소자격리영역을 제거하여 트렌치를 형성한 후 코너-라운딩용 산화막을 트렌치의 내부 표면에 형성한 다음 비정질 실리콘으로 트렌치 내부 측면에 스페이서를 형성하고 이를 산화 성장시켜 트렌치 내부를 산화막으로 일차 매립하여 소자격리영역과 소자활성영역의 단차를 감소시킨 후 다시 트렌치의 공간을 매립하도록 산화막을 증착한 후 평탄화하여 트렌치 크기에 상관없이 보이드 발생을 방지하고 평탄화시 균일한 소자격리막을 형성할 수 있도록 한 반도체장치의 트렌치형 소자격리방법에 관한 것이다.
반도체장치의 집적화가 거듭되면서 반도체장치의 상당한 면적을 점유하는 소자격리영역을 줄이기 위한 기술 개발이 활발히 진행되고 있다.
따라서, LOCOS(Local Oxidation of Silicon) 방법 등 기존의 여러 소자격리기술들의 문제점을 극복할 수 있는 BOX(buried oxide)형 얕은트렌치소자격리(shallow trench isolation) 기술이 개발되었다. BOX형 소자격리기술 반도체기판에 트렌치를 형성하고 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 산화실리콘 또는 불순물이 도핑되지 않은 다결정실리콘을 매립한 구조를 갖는다. 그러므로, 버즈 비크가 발생되지 않아 활성영역의 손실이 전혀 없으며, 또한, 산화막을 매립하고 화학기계적연마(chemical mechanical polishing) 또는 에치 백(etch back)하여 평탄한 표면을 얻을 수 있다.
선폭 0.25㎛ 이하의 소자격리에 사용되는 트렌치형 소자격리방법(STI)은 반도체기판의 소자격리영역을 식각하여 수천 Å 깊이의 트렌치를 형성하고, 이 트렌치에 화학기상증착(CVD)으로 산화막을 증착하여 갭-필링(gap-filling)을 한 다음, 증착된 산화막에 화학기계적연마 등으로 평탄화를 실시하여 소자격리막을 형성한다.
그러나, 반도체장치의 집적도가 증가함에 따라 트렌치의 크기도 감소하게 되고, 따라서, 산화막 증착시 갭-필링이 불완전하게 수행되어 트렌치가 산화막으로 완전히 매립되지 않는 현상이 발생한다.
또한, 화학기계적연마 진행 결과는 트렌치의 폭에 따라 화학기계적연마 후 단면 프로파일이 변화하여 불균일한 결과를 초래한다.
즉, 트렌치 형성을 위한 실리콘기판 등 반도체기판의 소자격리영역을 수천 Å 깊이로 식각하면 소자격리영역과 소자활성영역의 단차가 크게 발생하게 되고, 이후 산화막 등으로 갭-필링을 진행한 후 화학기계적연마를 실시하면 트렌치의 폭에 따라 식각단면 프로파일이 변화하는데, 특히, 트렌치의 포이 넓은 경우 디슁(dishing)현상이 증가한다.
또한, 증착된 산화막 내지는 절연막의 소자활성영역에서의 밀도가 낮은 경우 패드질화막의 일부도 연마되어 소정의 패턴에 따른 웨이퍼 전체의 균일도가 저하된다. 이를 해결하기 위하여 갭-필링 후 포토레지스트 등으로 소자격리영역에 대한 마스킹공정 및 식각공정을 추가로 실시하는 경우 공정이 복잡해지고 식각균일도의 제어가 곤란해진다.
도 1 내지 도 3d는 종래 기술에 따른 반도체장치의 소자격리방법을 도시하는 공정단면도로서, 도 2a 내지 도 2c는 도 2a에 대한 갭-필링 후 트렌치의 폭에 따른 결과를 도시한 것이고, 도 3a 내지 도 3b는 화학기계적연마 후 트렌치 폭에 따른 결과를 도시하고 도 3c 내지 도 3d는 소자활성영역 패턴의 밀도가 높은 경우와 소자격리영역 패턴의 밀도가 높은 경우의 화학기계적연마에 대한 결과를 도시한 것이다.
도 1을 참조하면, 실리콘 등으로 이루어진 반도체기판(10) 상에 열산화 방법으로 버퍼산화막(11)을 형성하고, 이 버퍼산화막(11) 상에 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 질화실리콘을 증착하여 패드질화막(12)을 형성한다. 이때, 버퍼산화막(11)은 질화실리콘과 기판의 실리콘 사이에 발생하는 스트레스를 완화시키기 위하여 형성하고, 패드질화막(12)은 트렌치 형성용 식각마스크 역할과 CMP(chemical mechanical polishing) 공정시 활성영역의 기판을 보호하는 역할을 한다.
그리고, 패드질화막(12)상에 포토레지스트를 도포한 다음, 소자격리영역이 되는 트렌치 형성부위를 정의하는 노광마스크를 사용하는 노광 및 현상을 실시하여 소자격리영역의 패드질화막(12) 표면을 노출시키는 포토레지스트패턴(도시안함)을 형성한다.
그리고, 포토레지스트패턴으로 보호되지 않는 부위의 패드질화막 및 버퍼산화막을 건식식각 등의 비등방성 식각으로 반도체기판(10)이 노출되도록 순차적으로 제거하여 소자격리영역과 활성영역을 한정한다. 이때, 잔류한 버퍼산화막(11)을 개재한 잔류한 패드질화막(12)은 트렌치 형성용 식각마스크 뿐만 아니라 CMP 평탄화공정시 활성영역의 기판을 보호하는 보호막이 된다.
그 다음, 포토레지스트패턴을 제거할 수 있다.
그리고, 잔류한 패드질화막(12) 또는 포토레지스트패턴으로 보호되지 않는 부위의 노출된 반도체기판(10)의 소자격리영역을 소정 깊이로 식각하여 트렌치(T1)를 형성한다. 상기에서 트렌치(T1)를 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함)이나 플라즈마 식각 등으로 이방성 식각하여 형성한다. 이때, 트렌치(T1)의 상부 모서리의 기판(10) 부위는 급격한 경사를 갖고 또한 볼록한 첨점 형태를 갖게 되며, 트렌치(T1)의 하부 모서리의 기판(10) 부위는 급격한 경사를 갖고 역시 오목한 첨점 형태를 갖게 된다.
그리고, 트렌치 매립용 절연물질을 증착하기 전에 트렌치(T1) 형성시 손상받은 기판(10)의 노출부위를 치유하고 절연물질과 기판과의 스트레스를 완화하기 위하여노출된 트렌치(T1) 표면에 열산화막(도시안함)을 형성할 수 있다.
도 2a를 참조하면, 포토레지스트패턴을 제거한 후, 트렌치를 완전히 매립할 수 있는 두께로 절연막(130)을 트렌치를 포함하는 패드질화막(12)상에 소정 두께로 형성한다. 이때, 절연막(130)으로 산화막(130)을 화학기상증착(CVD)으로 증착하여 형성한다.
이러한, 산화막(130) 증착결과는 트렌치의 폭에 따라 증착형태가 달라진다.
도 2b를 참조하면, 트렌치의 폭이 좁은 경우 도2a에 따른 산화막(131) 증착결과를 도시한 것으로, 트렌치의 폭이 좁으므로 트렌치 입구와 하부의 증착속도에 따라 보이드(void, V)가 형성됨을 알 수 있다. 소자격리막에 존재하는 보이드는 소자격리영역의 절연을 불완전하게 하는 원인이 된다.
도 2c를 참조하면, 트렌치의 폭이 넓은 경우 도2a에 따른 산화막(132) 증착결과를 도시한 것으로, 트렌치의 폭이 넓으므로 소자격리영역과 소자활성영역의 단차가 매우 커서 증착되는 산화막(132)의 밀도가 각각의 영역에서 차이가 커진다. 특히, 화학기계적연마시 디슁 현상의 영향이 커진다.
도 3a 내지 도 3d를 참조하면, 트렌치의 폭이 좁은 경우, 넓은 경우, 소자활성영역 패턴의 밀도가 높은 경우, 소자격리영역 패턴의 밀도가 높은 경우에 대하여, 증착된 산화막(131, 132)에 화학기계적연마를 실시하여 패드질화막(12)의 표면을 노출시키고 트렌치 내부에만 산화막(131)을 잔류시킨다.
이때, 트렌치의 폭이 넓은 경우(도3b참조) 화학기계적연마되어 트렌치에 잔류한 산화막(132)의 상부 단면 프로파일이 과도연마(overpolishing)된 것을 알 수 있다.
또한, 소자격리영역의 패턴 밀도가 큰 경우(도3d참조), 소자활성영역을 덮고 있는 패드질화막(12)의 일부도 연마되어 기판 전체 패턴의 균일도를 열화시킨다.
이후, 도시되지는 않았지만, 패드질화막(12)과 버퍼산화막(11)을 습식식각 등으로 제거하여 소자격리막을 완성한다.
상술한 종래의 반도체장치의 소자격리방법은 트렌치의 디멘션에 따라 소자격리막의 증착이 불균일하여 보이드 형성 및 산화막 증착 밀도 차이에 따른 화학기계적연마 결과가 열악해져 소자 신뢰성을 감소시키고, 또한, 이를 방지하기 위하여 별도의 마스킹 공정 및 소자격리막에 대한 추가식각을 실시하는 경우 공정이 복잡해지고 소자활성영역에 일부 소자격리막을 균일한 두께로 잔류시킬 때 공정제어가 곤란한 문제점이 있다.
따라서, 본 발명의 목적은 반도체기판의 소자격리영역을 제거하여 트렌치를 형성한 후 코너-라운딩용 산화막을 트렌치의 내부 표면에 형성한 다음 비정질 실리콘으로 트렌치 내부 측면에 스페이서를 형성하고 이를 산화 성장시켜 트렌치 내부를 산화막으로 일차 매립하여 소자격리영역과 소자활성영역의 단차를 감소시킨 후 다시 트렌치의 공간을 매립하도록 산화막을 증착한 후 평탄화하여 트렌치 크기에 상관없이 보이드 발생을 방지하고 평탄화시 균일한 소자격리막을 형성할 수 있도록 한 반도체장치의 트렌치형 소자격리방법을 제공함에 있다.
상기 목적을 달성하기 위해 본 발명에 따른 반도체장치의 소자격리방법은 반도체 기판상에 소자격리영역과 소자활성영역을 정의하기 위하여 상기 소자격리영역을 노출시키는 개구부를 갖는 마스크층을 형성하는 단계와, 상기 마스크층으로 보호되지 않는 상기 기판을 소정 깊이로 제거하여 트렌치를 형성하는 단계와, 노출된 상기 트렌치 내부 표면을 제 1 산화시켜 제 1 산화막을 형성하는 단계와, 상기 트렌치의 측면에 형성된 상기 제 1 산화막 표면에 비정질반도체로 측벽스페이서를 형성하는 단계와, 상기 측벽스페이서를 제 2 산화시켜 적어도 상기 트렌치의 저면을 매립하는 제 2 산화막을 성장시키는 단계와, 상기 트렌치를 충분히 매립하는 두께의 절연막을 상기 마스크층상에 형성하는 단계와, 상기 마스크층의 표면이 노출되도록 상기 절연막에 화학기계적연마를 실시하는 단계와, 상기 마스크층을 제거하는 단계를 포함하여 이루어진다.
도 1 내지 도 3d는 종래 기술에 따른 반도체장치의 소자격리방법을 도시하는 공정단면도
도 4 내지 도 8b는 본 발명에 따른 반도체장치의 소자격리방법을 도시한 공정단면도
일반적으로 트렌치를 이용하는 셀간의 격리방법으로 STI(shallow trench isolation)을 형성하는 경우, 트렌치 매립물질로 산화실리콘(silicon oxide)을 사용하며, 트렌치의 물리적인 임계치수(critical dimension)에 의하여 소자격리(isolation) 특성이 좌우된다.
따라서, 본 발명은 트렌치 폭이 좁은 겅우에도 보이드 발생을 방지하고 갭-필링을 용이하게 하며, 동시에 균일한 화학기계적연마 결과를 가져온다.
즉, 본 발명은 트렌치 형성 후, 코너-라운딩을 위한 열산화막을 약 300-500Å 두께로 트렌치 내부 표면에 형성한 다음, 트렌치 내부에 비정질 실리콘을 약 700Å 정도의 두께로 증착하고 이를 에치백하여 트렌치 내부 측면에만 잔류시켜 잔류한 비정질 실리콘으로 이루어진 스페이서를 형성한 후, 스페이서를 산화시켜 실리콘을산화막으로 성장시켜 자연스럽게 트렌치 저부 및 측면을 성장하는 산화막으로 매립한다. 따라서, 트렌치의 폭이 좁은 경우 보이드 발새을 억제할 수 있고, 트렌치 폭이 넓은 경우 소자격리영역과 소자활성영역의 단차를 감소시켜 증착되는 산화막의 밀도차이를 감소시킨다.
이러한 결과는 비정질 실리콘의 산화속도가 기판을 이루고 있는 단결정실리콘보다 빠르며, 산화결과 산화막의 두께가 스페이서를 이루었던 비정질 실리콘의 두께보다 약 2배 이상 두꺼운 성질을 이용한 것이다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 4 내지 도 8b는 본 발명에 따른 반도체장치의 소자격리방법을 도시한 공정단면도로서, 도 8a와 도 8b는 도 7 단계 이후 트렌치 폭이 좁은 경우와 넓은 경우에 대한 소자격리막 형성용 절연막 증착 결과를 각각 도시한 것이다.
도 4를 참조하면, 실리콘 등으로 이루어진 반도체기판(30) 상에 열산화 방법으로 버퍼산화막(31)을 형성하고, 이 버퍼산화막(31) 상에 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 질화실리콘을 증착하여 패드질화막(32)을 형성한다. 이때, 버퍼산화막(31)은 질화실리콘과 기판의 실리콘 사이에 발생하는 스트레스를 완화시키기 위하여 형성하고, 패드질화막(32)은 트렌치 형성용 식각마스크 역할과 CMP(chemical mechanical polishing) 공정시 활성영역의 기판을 보호하는 역할을 한다.
그리고, 패드질화막(32)상에 포토레지스트를 도포한 다음, 소자격리영역이 되는 트렌치 형성부위를 정의하는 노광마스크를 사용하는 노광 및 현상을 실시하여 소자격리영역의 패드질화막(32) 표면을 노출시키는 포토레지스트패턴(도시안함)을 형성한다.
그리고, 포토레지스트패턴으로 보호되지 않는 부위의 패드질화막 및 버퍼산화막을 건식식각 등의 비등방성 식각으로 반도체기판(30)이 노출되도록 순차적으로 제거하여 소자격리영역과 활성영역을 한정한다. 이때, 잔류한 버퍼산화막(31)을 개재한 잔류한 패드질화막(32)은 트렌치 형성용 식각마스크 뿐만 아니라 CMP 평탄화공정시 활성영역의 기판을 보호하는 보호막이 된다.
그 다음, 포토레지스트패턴을 제거할 수 있다.
그리고, 잔류한 패드질화막(32) 또는 포토레지스트패턴으로 보호되지 않는 부위의 노출된 반도체기판(30)의 소자격리영역을 소정 깊이로 식각하여 트렌치(T2)를 형성한다. 상기에서 트렌치(T2)를 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함)이나 플라즈마 식각 등으로 이방성 식각하여 형성한다. 이때, 트렌치(T2)의 상부 모서리의 기판(20) 부위는 급격한 경사를 갖고 또한 볼록한 첨점 형태를 갖게 되며, 트렌치(T2)의 하부 모서리의 기판(20) 부위는 급격한 경사를 갖고 역시 오목한 첨점 형태를 갖게 된다.
도 5를 참조하면, 포토레지스트패턴을 제거한 후, 트렌치 매립용 절연물질을 증착하기 전에 트렌치(T2) 형성시 손상받은 기판(20)의 노출부위를 치유하고 절연물질과 기판과의 스트레스를 완화하기 위하여 노출된 트렌치(T2) 표면에 제 1 열산화막(33)을 형성한다. 이때, 제 1 열산화막(33)은 트렌치의 상부 모서리와 하부 모서리의 급격한 경사를 완만하게 하기 위한 코너-라운딩(corner-rounding)과아울러 후속공정에서의 비정질 실리콘 산화시 실리콘기판의 산화방지를 위하여 약 300-500Å 정도의 두께로 건식산화(dry oxidation)로 형성한다.
그리고, 제 1 열산화막(33) 표면을 포함하는 기판상에 비정질실리콘층(34)을 약 700Å 정도의 두께로 증착하여 형성한다. 이때, 비정질실리콘층(34)의 증착 두께는 적어도 트렌치를 완전히 매립하지 않는 두께로 형성한다.
도 6을 참조하면, 트렌치 저면부의 제 1 열산화막(33) 표면이 노출될 정도로 비정질실리콘층에 에치백을 실시하여 트렌치 측면에 형성된 제 1 열산화막(33) 표면에만 잔류시켜 잔류한 비정질실리콘으로 이루어진 측벽스페이서(340)를 형성한다. 이때, 트렌치(T2) 저면의 제 1 열산화막 표면이 노출되어도 후속 산화공정시 기판(30)이 산화되는 것을 방지한다.
도 7을 참조하면, 잔류한 비정질실리콘으로 이루어진 측벽스페이서를 산화시키기 위하여 고온산화공정을 실시한다. 이때, 고온산화공정조건은 약 1000℃ 이상에서 건식산화를 실시하되 산소가스를 측벽스페이서에 흘려 비정질실리콘을 완전히 산화시켜 제 2 열산화막(341)을 성장시키므로, 트렌치의 하부가 자연스럽게 성장되는 제 2 열산화막(341)에 의하여 매립된다. 따라서, 트렌치의 폭 길이에 관계없이 보이드생성을 방지하며 완전히 트렌치의 하부를 갭-필링할 수 있다. 또한, 비정질실리콘이 산화되면, 최초 증착 두께보다 두배 이상 두꺼워지며, 비정질실리콘층의 두께가 700Å이면, 산화된 제 2 열산화막의 두께는 1590Å 정도가 된다.
도 8a와 도 8b는 트렌치 폭이 좁은 경우와 넓은 경우를 각각 도시한 것으로, 도 8a와 도 8b를 참조하면, 제 2 열산화막(341)을 포함하는 패드질화막(32)상에 트렌치를 완전히 매립할 수 있는 두께로 절연막(350,351)을 소정 두께로 형성한다. 이때, 절연막(350,351)으로 산화막(350,351)을 화학기상증착(CVD)으로 증착하여 형성한다.
이러한, 산화막(350,351) 증착결과는 트렌치의 폭에 상관없이 증착형태가 균일해진다.
도 8a를 다시 참조하면, 트렌치의 폭이 좁은 경우, 트렌치의 폭이 좁은 경우에도 트렌치 하부에 제 2 열산화막(341)이 이미 갭-필링되어 있으므로 보이드(void)가 생성되지 않음을 알 수 있다. 따라서, 소자격리막에 의한 소자격리영역의 절연특성이 개선된다.
도 8b를 다시 참조하면, 트렌치의 폭이 넓은 경우에도, 제 2 열산화막(341)에 의하여 소자격리영역과 소자활성영역의 단차가 감소하여 각각의 영역에 증착되는 산화막(351)의 밀도 차이가 감소하여 이후 실시되는 화하기계적연마시 디슁 현상 등을 개선한다. 이때, 도면의 점선 'L1'은 제 2 열산화막(341) 형성되지 않은 경우의 소사격리영역과 소자활성영역의 커다란 단차에 기인한 산화막 증착시의 프로파일을 모식적으로 도시한 것이다. 이러한, 모식도에 서 알 수 있듯이 증착된 산화막(351)의 소자활성영역과 소자격리영역의 단차가 크게 감소함을 알 수 있다.
이후, 도시되지는 않았지만, 증착된 산화막(350,351)에 화학기계적연마를 실시하여 패드질화막(32)의 표면을 노출시키고 트렌치 내부에만 산화막을 잔류시킨다.
이때, 상기한 제 2 열산화막(341)의 역할로 균일한 특성과 프로파일을 갖는 소자격리막이 잔류한 산화막을 포함하여 형성된다.
이후, 패드질화막(32)과 버퍼산화막(31)을 습식식각 등으로 제거하여 소자활성영역의 기판을 노출시킨다.
따라서, 본 발명에서는 갭-필링 단계에서 보이드 형성을 방지하여 소자격리특성을 개선하고, 화학기계적연마시 디슁현상을 감소시키며 과도연마를 방지하여 기판 표면 패턴의 균일도를 개선하여 소자의 전기적 특성을 향상시키는 장점이 있다.
Claims (7)
- 반도체 기판상에 소자격리영역과 소자활성영역을 정의하기 위하여 상기 소자격리영역을 노출시키는 개구부를 갖는 마스크층을 형성하는 단계와,상기 마스크층으로 보호되지 않는 상기 기판을 소정 깊이로 제거하여 트렌치를 형성하는 단계와,노출된 상기 트렌치 내부 표면을 제 1 산화시켜 제 1 산화막을 형성하는 단계와,상기 트렌치의 측면에 형성된 상기 제 1 산화막 표면에 비정질반도체로 측벽스페이서를 형성하는 단계와,상기 측벽스페이서를 제 2 산화시켜 적어도 상기 트렌치의 저면을 매립하는 제 2 산화막을 성장시키는 단계와,상기 트렌치를 충분히 매립하는 두께의 절연막을 상기 마스크층상에 형성하는 단계와,상기 마스크층의 표면이 노출되도록 상기 절연막에 화학기계적연마를 실시하는 단계와,상기 마스크층을 제거하는 단계로 이루어진 반도체장치의 소자격리방법.
- 청구항 1에 있어서,상기 마스크층은 버퍼산화막을 개재시킨 질화막으로 형성하는 것이 특징인 반도체장치의 소자격리방법.
- 청구항 1에 있어서,상기 제 1 산화는 약 500℃ 내외에서 실시하고 상기 제 2 산화는 약 1000℃ 이상에서 실시하는 것이 특징인 반도체장치의 소자격리방법.
- 청구항 1에 있어서,상기 비정질반도체는 비정질실리콘으로 형성하는 것이 특징인 반도체장치의 소자격리방법.
- 청구항 1에 있어서,상기 비정질반도체층의 형성 두께는 상기 트렌치를 완전히 매립하지 않는 두께로 형성하는 것이 것이 특징인 반도체장치의 소자격리방법.
- 청구항 1에 있어서,상기 측벽스페이서를 형성하는 단계는,상기 트렌치를 포함하는 상기 마스크층상에 상기 비정질반도체층을 약 700Å의 두께로 형성하는 단계와,상기 트렌치 저면부의 상기 제 1 산화막 표면이 노출되도록 상기 비정질반도체층에 에치백을 실시하여 형성하는 단계로 이루어진 것이 특징인 반도체장치의 소자격리방법.
- 청구항 1에 있어서,상기 제 1 산화막은 약 300-500Å의 두께로 형성하는 것이 특징인 반도체장치의 소자격리방법.
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