KR100203894B1 - 반도체 소자의 소자분리막 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 소자분리막 제조방법에 관한 것으로, 반도체기판의 소자분리영역을 식각하여 900 - 1000Å이상 깊이의 트렌치를 형성할 경우에 있어서, 상기 트렌치 표면을 열산화시켜 제1산화막을 형성하고, 이를 이방성식각하여 상기 트렌치 측벽에 제1산화막 스페이서를 형성한 다음, 상기 반도체기판을 선택 에피 성장시켜 실리콘에피층을 형성하고 이를 열산화시켜 제2산화막을 형성한 다음, 후속 평탄화식각공정으로 누설전류가 적고 버즈빅이 활성영역을 침범하게 되는 것을 방지하고 펀치쓰루의 전압을 높일 수 있어 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 기술이다.
Description
제1a도 내지 제1b도는 종래의 실시예에 따른 반도체소자의 소자분리막 제조 공정도.
제2a도 내지 제2g도는 본 발명의 실시예에 따른 반도체소자의 소자분리막 제조 공정도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 2 : 패드산화막
3 : 제1질화막 4 : 제2질화막스페이서
5 : 트렌치 6 : 제1산화막
8 : 실리콘에피층 8' : 제2산화막
9 : 소자분리막
본 발명은 반도체소자의 소자분리막 제조방법에 관한 것으로, 특히 로코스(Local Oxidation Of Silicon, 이하에서 “LOCOS”라 함) 을 이용한 소자분리막 제조방법에 있어서, 소자분리영역에 트렌치(trench)를 형성하고 그 측벽에 절연막 스페이서를 형성한 다음, 노출된 트렌치 저부를 실리콘 에피 성장시켜 실리콘 에피층을 형성하고, 상기 실리콘에피층의 일부분을 산화한 다음, 후속공정으로 상기 트렌치에 매립하는 평탄화된 소자분리막을 형성하는 기술에 관한 것이다.
일반적으로, 반도체소자는 트랜지스터나 캐패시터등과 같은 소자들이 형성되는 활성영역과, 상기 소자들의 동작을 서로 방해하지 않도록 활성영역들을 분리하는 소자분리영역으로 구성되어 있다.
최근 반도체소자의 고집적화 추세에 따라 반도체소자에서 많은 면적을 차지하는 소자분리영역의 면적을 감소시키려는 노력이 꾸준히 진행되고 있다.
이러한 소자분리영역의 제조방법으로는 전기적으로 펀치쓰루(punch through) 특성을 높이고, 평탄화를 높이기 위하여 트렌치를 형성한 후, CVD산화막등을 증착하여 평탄화하는 트렌치 소자분리 기술이 시도되고 있으나, 좁은 영역과 넓은 영역을 동시에 평탄화하기가 매우 어렵고, 공정단계가 많아 현실적으로 적용하기가 어려운 문제점이 있다.
따라서, 트렌치에 산화막을 증착하는 대신, 노출된 실리콘을 열적으로 산화시켜 필드산화막을 형성하는 방법이 시도되고 있다.
제1a도 내지 제1b도는 종래의 실시예에 따른 LOCOS 방법을 이용한 반도체소자의 소자분리막 제조 공정도이다.
제1a도를 참조하면, 반도체기판(1)을 열산화하여 패드산화막(2)을 형성하고, 상기 패드산화막(2)의 상부에 제1질화막(3)을 증착한다.
그 다음, 소자분리용 식각마스크를 사용하여 상기 반도체기판(1)에 서 소자분리영역으로 예정되어 있는 부분을 노출시키는 제1질화막(3)패턴 및 패드산화막(2)패턴을 형성한다.
상기 구조의 전 표면에 제2질화막(4)을 증착한 후 , 이를 이방성식각하여 상기 제1질화막(3)패턴과 패드산화막(2)패턴의 측벽에 제2질화막(4)스페이서를 형성한다.
이때, 상기 질화막(4)스페이서의 역할은 버즈빅이 생기는 만큼의 공간을 보상하여 활성영역의 손실을 막기 위한 것이다.
그 다음, 노출된 반도체기판(1)을 식각하여 900- 1000Å이상 깊이의 비교적 깊은 트렌치(5)를 형성함으로써 높은 펀치쓰루 전압을 얻을 수 있다.
제1b도는 상기 트렌치(5)에 의하여 노출되어 있는 반도체기판(1)을 열산화하여 소자분리막(6)을 형성한다.
그러나, 상기 종래의 기술에 따른 반도체소자의 소자분리막은 트랜치의 깊이를 900 내지 1000Å이상으로 형성하면 높은 펀치쑤르의 전압을 얻을 수 있으나, 필드산화막의 표면이 질화막 스페이서의 바닥까지 위치하도록 반도체기판을 산화시키면 버즈빅이 매우 커져 활성영역을 침범하므로, 예정된 크기의 활성영역을 확보하기 위해서는 상기 트렌치(5)의 깊이를 500Å이하로 제한하여야 하는 문제점이 있다.
이상에서 설명한 바와 같이 종래기술에 따른 반도체소자의 소자분리막 제조방법은, 고집적화된 반도체소자의 활성영역을 확보하기 위하여 트렌치의 깊이가 제한되어 소자의 특성이 저하되는 문제점이 있다.
따라서, 상기한 종래기술을 해결하기 위하여, 트렌치의 측벽에 절연막 스페이서를 형성하고 노출된 트렌치 저부의 반도체기판을 실리콘 에피성장시켜 실리콘 에피층을 소정두께 성장하고 이를 산화시켜 트렌치를 매립함으로써 후속공정으로 평탄화식각공정을 실시하여 특성 및 신뢰성이 향상된 반도체소자의 소자분리막 제조방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 소자분리막 제조방법은, 실리콘 기판 상에 소자분리영역을 정의하는 패드산화막, 제1질화막 적층구조를 형성하는 공정과, 상기 적층구조 측벽에 제2질화막 스페이서를 형성하는 공정과, 상기 제1질화막과 제2질화막 스페이서를 마스크하여 상기 반도체기판을 식각하여 트렌치를 형성하는 공정과, 상기 트렌치 표면을 열산화시켜 제1산화막을 형성하는 공정과, 상기 제1산화막을 이방성식각하여 상기 트렌치 측벽에 스페이서를 형성하는 공정과, 상기 실리콘기판을 선택 에피 성장방법으로 성장시켜 실리콘에피층을 형성하는 공정과, 상기 실리콘에피층을 열산화시켜 제2산화막을 형성하는 공정과, 상기 패드산화막과 제1질화막 및 제2질화막 스페이서를 제거하는 공정을 포함하는 것을 특징으로 한다.
이상의 목적을 달성하기 위한 본 발명의 원리는, 다결정을 갖는 물질층보다 표면 특성이 우수한 단결정을 이용한 열산화공정으로 소자분리막을 형성함으로써 표면 특성을 향상시키고 누설전류를 감소시킬 수 있도록 하기 위한 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 적합한 실시예에 대한 상세한 설명을 하기로 한다.
제2a도 내지 제2g도는 본 발명의 실시예에 따른 반도체소자의 소자분리막 제조 공정도이다.
제2a도를 참조하면, 반도체기판(1)을 열산화하여 패드산화막(2)을 형성하고, 상기 패드산화막(2)의 상부에 제1질화막(3)을 증착한다.
그 다음, 소자분리용 식각마스크를 사용하여 상기 반도체기판(1)에서 소자분리영역으로 예정되어 있는 부분을 노출시키는 제1질화막(3)패턴 및 패드산화막(2)패턴을 형성한다.
상기 구조의 전 표면에 제2질화막(4)을 증착한 후 전면 식각하여 상기 제1질화막(3)패턴과 패드산화막(2)패턴의 측벽에 제2질화막(4)스페이서를 형성한다. 이때, 상기 제2질화막(4)스페이서의 두께는 100 - 500Å으로 한다.
제2b도를 참조하면, 상기 제1질화막(3)패턴과 제2질화막(4)스페이서를 마스크로하여 상기 반도체기판(1)을 식각하여 900 - 1000Å이상 깊이의 트렌치(5)를 형성한다.
제2c도를 참조하면, 상기 반도체기판(1)을 열산화시켜 상기 트렌치(5) 표면에 100 - 500Å두께의 제1산화막(6)을 형성한다. 이 때, 상기 열산화공정은, 900 - 1100℃ 온도에서 습식 또는 건식방법으로 실시한다.
제2d도는 상기 제1산화막(6)을 이방성식각하여 반도체기판(1)을 노출시키는 제1산화막(6) 스페이서를 상기 트렌치(5)의 측벽에 형성한다.
제2e도는 노출된 반도체기판(1)의 상부에 700 - 950℃ 온도에서 선택 에피 성장(Selective Epitaxial Growth)으로 실리콘에피층(8)을 형성한다.
이때, 상기 실리콘에피층(8)은 상부면이 반도체기판(1)표면에서 100 - 200Å 깊이에 위치하도록 성장시킨다.
제2f도는 상기 실리콘에피층(8)을 900 - 1100℃에서 건식 또는 습식으로 열산화하여 제2산화막(8')을 형성한다.
이때, 상기 제2산화막(8')은 표면이 반도체기판(1)의 표면보다 200 ~ 500Å높게 형성되도록 한다.
제2g도는 상기 제1질화막(3)과 제2질화막스페이서(4)습식식각한 후, 패드산화막(2)을 제거하므로써, 제1산화막(6), 제2산화막(8') 및 실리콘에피층(8)으로 구성된 평탄화된 소자분리막(9)을 형성한다.
상술한 바와 같이 본 발명의 반도체소자의 소자분리막 제조방법은, LOCOS 방법을 이용하여 트렌치 깊이가 900 - 1000Å 이상인 비교적 깊은 트렌치형 소자분리막을 형성하는 경우에 있어서, 상기 트렌치 측벽에 스페이서를 형성하고 반도체기판을 실리콘 에피 성장으로 실리콘 에피층을 형성하고, 상기 실리콘에피층을 산화하여 상기 트렌치에 매립되는 절연막을 형성하고 후속공정으로 상기 트랜치를 매립하는 스페이서, 실리콘에 피층 및 절연막으로 구성된 소자분리막을 평탄화시켜 형성함으로써 버즈빅이 활성영역을 침범하게 되는 것을 방지하고 펀치쓰루의 전압을 높일 수 있으며 누설전류를 감소시켜 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 효과가 있다.
Claims (8)
- 실리콘 기판 상에 소자분리영역을 정의하는 패드산화막, 제1질화막 적층구조를 형성하는 공정과, 상기 적층구조 측벽에 제2질화막 스페이서를 형성하는 공정과, 상기 제1질화막과 제2질화막 스페이서를 마스크하여 상기 반도체기판을 식각하여 트렌치를 형성하는 공정과, 상기 트렌치 표면을 열산화시켜 제1산화막을 형성하는 공정과, 상기 제1산화막을 이방성식각하여 상기 트렌치 측벽에 스페이서를 형성하는 공정과, 상기 실리콘기판을 선택 에피 성장방법으로 성장시켜 실리콘에피층을 형성하는 공정과, 상기 실리콘에피층을 열산화시켜 제2산화막을 형성하는 공정과, 상기 패드산화막과 제1질화막 및 제2질화막 스페이서를 제거하는 공정을 포함하는 반도체소자의 소자분리막 제조방법.
- 제1항에 있어서, 상기 제2질화막스페이서는 100 ~ 500Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
- 제1항에 있어서, 상기 제1산화막은 100 ~ 500Å의 두께로 열산화하여 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 제조 방법.
- 제1항에 있어서, 상기 제1산화막은 900 ~ 1100℃ 온도에서 습식 또는 건식으로 열산화하여 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
- 제1항에 있어서, 상기 실리콘에피층은 700 ~ 950℃ 온도에서 선택 에피 성장 방법으로 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
- 제1항에 있어서, 상기 실리콘에피층은 상부면이 반도체기판 표면에서 100 ~ 200Å 깊이에 위치하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
- 제1항에 있어서, 상기 제2산화막은 실리콘에피층을 900 ~ 1100℃에서 건시 또는 습식으로 열산화하여 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
- 제1항에 있어서, 상기 제2산화막은 반도체기판의 표면보다 200 - 500Å 높게 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
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