KR20000003360A - 선택적 에피택시 성장 기술을 이용한 소자 분리막 형성방법 - Google Patents

선택적 에피택시 성장 기술을 이용한 소자 분리막 형성방법 Download PDF

Info

Publication number
KR20000003360A
KR20000003360A KR1019980024590A KR19980024590A KR20000003360A KR 20000003360 A KR20000003360 A KR 20000003360A KR 1019980024590 A KR1019980024590 A KR 1019980024590A KR 19980024590 A KR19980024590 A KR 19980024590A KR 20000003360 A KR20000003360 A KR 20000003360A
Authority
KR
South Korea
Prior art keywords
layer
film
forming
selective epitaxial
oxide film
Prior art date
Application number
KR1019980024590A
Other languages
English (en)
Inventor
여인석
Original Assignee
김영환
현대전자산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업 주식회사 filed Critical 김영환
Priority to KR1019980024590A priority Critical patent/KR20000003360A/ko
Publication of KR20000003360A publication Critical patent/KR20000003360A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76297—Dielectric isolation using EPIC techniques, i.e. epitaxial passivated integrated circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 반도체 기술분야에 관한 것으로, 특히 반도체 제조 공정 중 소자간의 전기적 격리를 위한 소자 분리 공정에 관한 것이며, 더 자세히는 선택적 에피택시 성장(Selective Epitaxial Growth, SEG) 기술을 이용한 소자 분리막 형성방법에 관한 것이다. 본 발명은 패터닝된 열산화막과 성장된 실리콘층의 계면 결함을 방지하는 선택적 에피택시 성장 기술을 이용한 소자 분리막 형성방법을 제공하는데 그 목적이 있다. 본 발명은 열산화막 패터닝후 그 측벽에 질화막 스페이서를 형성한 상태에서 SEG 실리콘층을 성장시키고, 질화막 스페이서를 제거한 다음, 실리콘층을 열산화하여 열산화막과 SEG 실리콘층의 계면 결함을 방지함으로써 반도체 장치의 절연 특성을 개선하는 기술이다.

Description

선택적 에피택시 성장 기술을 이용한 소자 분리막 형성방법
본 발명은 반도체 기술분야에 관한 것으로, 특히 반도체 제조 공정 중 소자간의 전기적 격리를 위한 소자 분리 공정에 관한 것이며, 더 자세히는 선택적 에피택시 성장(Selective Epitaxial Growth, SEG) 기술을 이용한 소자 분리막 형성방법에 관한 것이다.
선택적 에피택시 성장 기술을 이용한 소자 분리 공정은 통상적인 LOCOS(LOCal Oxidation of Silicon) 공정에서 유발되는 버즈 비크(Bird's Beak) 문제와, STI(Shallow Trench Isolation) 공정에서 유발되는 작은 공간에서의 갭-필링(gap-filling) 문제를 해결할 수 있어 향후 1G DRAM 또는 4G DRAM급 이상의 초고집적 반도체 장치 제조 공정에의 적용이 유망한 기술이다.
첨부된 도면 도 1은 종래의 선택적 에피택시 성장 기술을 이용하여 형성된 소자 분리막의 단면을 도시한 것으로, 종래의 선택적 에피택시 성장 기술을 이용한 소자 분리 공정은, 실리콘 기판(10) 상에 두꺼운 열산화막(11)을 형성하고, 이를 패터닝한 다음, 노출된 실리콘 기판(10) 상에 SEG 실리콘층(12)을 성장시켜 이 영역을 활성영역으로 사용하고 두꺼운 열산화막(11) 영역을 필드영역으로 사용하는 것이다.
그러나, 이러한 종래기술은 열산화막(11)과 SEG 실리콘층(12)의 계면이 불완전하고, 이로 인한 계면 트랩 때문에 누설전류가 크고 우수한 소자 분리 특성을 얻을 수 없는 문제점을 가지고 있었다.
본 발명은 패터닝된 열산화막과 성장된 실리콘층의 계면 결함을 방지하는 선택적 에피택시 성장 기술을 이용한 소자 분리막 형성방법을 제공하는데 그 목적이 있다.
도 1은 종래의 선택적 에피택시 성장 기술을 이용하여 형성된 소자 분리막의 단면도.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 소자 분리막 형성 공정도.
* 도면의 주요 부분에 대한 부호의 설명
20 : 실리콘 기판 21, 24 : 열산화막
22 : 질화막 스페이서 23 : SEG 실리콘층
상기 목적을 달성하기 위한 본 발명의 특징적인 소자 분리막 형성방법은 반도체 기판 상에 절연층을 형성하는 제1 단계; 상기 절연층을 패터닝하여 활성영역을 정의하는 제2 단계; 패터닝된 상기 절연층의 측벽에 희생막 스페이서를 형성하는 제3 단계; 상기 활성영역에 선택적 에피택시층을 성장시키는 제4 단계; 상기 희생막 스페이서를 제거하는 제5 단계; 노출된 상기 선택적 에피택시층에 열산화막을 성장시키는 제6 단계; 및 상기 선택적 에피택시층 상부의 상기 열산화막을 제거하는 제7 단계를 포함한다.
즉, 본 발명은 열산화막 패터닝후 그 측벽에 질화막 스페이서를 형성한 상태에서 SEG 실리콘층을 성장시키고, 질화막 스페이서를 제거한 다음, 실리콘층을 열산화하여 열산화막과 SEG 실리콘층의 계면 결함을 방지함으로써 반도체 장치의 절연 특성을 개선하는 기술이다.
이하, 본 발명의 바람직하고 용이한 실시를 도모하기 위하여 그 실시예를 소개한다.
첨부된 도면 도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 SEG 기술을 이용한 소자 분리막 형성 공정을 도시한 것으로, 이하 이를 참조하여 그 공정을 설명한다.
우선, 도 2a에 도시된 바와 같이 준비된 실리콘 기판(20)을 열산화시켜 2500∼5000Å 두께의 두꺼운 열산화막(21)을 성장시킨다. 이때, 열산화막(21)을 대신하여 저압 화학기상증착(LPCVD)법으로 질화막/산화막을 적층하여 사용할 수 있으며, 질화막 하부에는 100∼400Å 두께의 얇은 열산화막을 더 형성할 수도 있다.
다음으로, 도 2b에 도시된 바와 같이 사진 및 식각 공정을 실시하여 활성영역의 열산화막(21)을 선택적으로 제거한다. 이때, 선택식각은 실리콘 기판(20)이 노출될 때까지 진행하는데, 2000∼3000Å의 과도식각 타겟을 설정하여 진행할 수도 있다.
이어서, 도 2c에 도시된 바와 같이 전체구조 상부에 100∼300Å 두께의 질화막을 증착하고, 이를 전면 식각하여 패터닝된 열산화막(21) 측벽에 질화막 스페이서(22)를 형성한다.
계속하여, 도 2d에 도시된 바와 같이 노출된 실리콘 기판(20) 상에 SEG 실리콘층(23)을 성장시킨다. 이때, 성장되는 SEG 실리콘층(23)의 두께가 열산화막(2)의 두께보다 낮도록 하는데, 이는 후속 열산화 공정시 평탄화를 고려한 것이다.
다음으로, 도 2e에 도시된 바와 같이 인산(H3PO4) 용액을 사용하여 질화막 스페이서(22)를 제거하고, 열산화를 실시하여 질화막 스페이서(22)가 제거된 공간을 열산화막(24)으로 매립한다. 이때, 열산화막(24)은 열산화막(21)과 완전히 접촉할 수 있도록 충분한 두께로 성장시킨다.
끝으로, 도 2f에 도시된 바와 같이 습식식각 또는 화학적·기계적 연마(CMP)법을 이용하여 SEG 실리콘층(23) 상부의 열산화막(24)을 제거한다. 이때, 열산화막(21)의 일부가 함께 제거되어 평탄화를 이룰 수 있다.
전술한 일 실시예에서 질화막 스페이서(22)는 열산화막(21)과 SEG 실리콘층(23) 사이에 의도적인 공간을 확보하기 위한 것으로, 선택적인 제거가 가능한 다른 물질로 이를 대체할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서와 같이 본 발명은 SEG 실리콘층과 열산화막의 계면 결함을 방지하여 우수한 소자 분리 특성을 확보하는 효과가 있으며, 이로 인하여 반도체 장치의 동작 특성 및 신뢰도를 개선할 수 있다.

Claims (9)

  1. 반도체 기판 상에 절연층을 형성하는 제1 단계;
    상기 절연층을 패터닝하여 활성영역을 정의하는 제2 단계;
    패터닝된 상기 절연층의 측벽에 희생막 스페이서를 형성하는 제3 단계;
    상기 활성영역에 선택적 에피택시층을 성장시키는 제4 단계;
    상기 희생막 스페이서를 제거하는 제5 단계;
    노출된 상기 선택적 에피택시층에 열산화막을 성장시키는 제6 단계; 및
    상기 선택적 에피택시층 상부의 상기 열산화막을 제거하는 제7 단계
    를 포함하여 이루어진 반도체 장치의 소자 분리막 형성방법.
  2. 제 1 항에 있어서, 상기 희생막 스페이서가,
    질화막을 포함하는 반도체 장치의 소자 분리막 형성방법.
  3. 제 2 항에 있어서, 상기 제3 단계가,
    전체구조 상부에 상기 질화막을 100 내지 300Å 두께로 형성하는 제8 단계와,
    상기 질화막을 전면 식각하는 제9 단계를 포함하는 반도체 장치의 소자 분리막 형성방법.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 절연층이,
    상기 반도체 기판의 열산화에 의한 산화막을 포함하는 반도체 장치의 소자 분리막 형성방법.
  5. 제 1 항 또는 제 2 항에 있어서, 상기 절연층이,
    상기 반도체 기판상에 차례로 적층된 질화막/산화막을 포함하는 반도체 장치의 소자 분리막 형성방법.
  6. 제 1 항 또는 제 2 항에 있어서, 상기 제4 단계에서,
    상기 선택적 에피택시층이 상기 절연층보다 낮은 두께로 성장되는 반도체 장치의 소자 분리막 형성방법.
  7. 제 4 항에 있어서, 상기 제7 단계가,
    습식식각 방식 또는 화학적·기계적 연마 방식을 이용하여 수행되는 반도체 장치의 소자 분리막 형성방법.
  8. 제 7 항에 있어서, 상기 제7 단계에서,
    상기 절연막의 일부가 제거되어 상기 선택적 에피택시층과 평탄화를 이루는 반도체 장치의 소자 분리막 형성방법.
  9. 제 2 항 또는 제 3 항에 있어서, 상기 제5 단계가,
    인산 용액을 사용한 습식식각에 의해 수행되는 반도체 장치의 소자 분리막 형성방법.
KR1019980024590A 1998-06-27 1998-06-27 선택적 에피택시 성장 기술을 이용한 소자 분리막 형성방법 KR20000003360A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980024590A KR20000003360A (ko) 1998-06-27 1998-06-27 선택적 에피택시 성장 기술을 이용한 소자 분리막 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980024590A KR20000003360A (ko) 1998-06-27 1998-06-27 선택적 에피택시 성장 기술을 이용한 소자 분리막 형성방법

Publications (1)

Publication Number Publication Date
KR20000003360A true KR20000003360A (ko) 2000-01-15

Family

ID=19541124

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980024590A KR20000003360A (ko) 1998-06-27 1998-06-27 선택적 에피택시 성장 기술을 이용한 소자 분리막 형성방법

Country Status (1)

Country Link
KR (1) KR20000003360A (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020002640A (ko) * 2000-06-30 2002-01-10 박종섭 반도체소자의 소자분리막 형성방법
KR20040001856A (ko) * 2002-06-29 2004-01-07 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
KR100685581B1 (ko) * 2000-12-11 2007-02-22 주식회사 하이닉스반도체 소자분리막 형성 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940001812A (ko) * 1992-07-30 1994-02-16 장준권 섬유질이 풍부한 개량두부의 제조방법
KR970003790A (ko) * 1995-06-20 1997-01-29 김주용 반도체 소자 분리방법
KR0140655B1 (ko) * 1994-12-30 1998-07-15 김주용 반도체 장치의 소자 분리방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940001812A (ko) * 1992-07-30 1994-02-16 장준권 섬유질이 풍부한 개량두부의 제조방법
KR0140655B1 (ko) * 1994-12-30 1998-07-15 김주용 반도체 장치의 소자 분리방법
KR970003790A (ko) * 1995-06-20 1997-01-29 김주용 반도체 소자 분리방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020002640A (ko) * 2000-06-30 2002-01-10 박종섭 반도체소자의 소자분리막 형성방법
KR100685581B1 (ko) * 2000-12-11 2007-02-22 주식회사 하이닉스반도체 소자분리막 형성 방법
KR20040001856A (ko) * 2002-06-29 2004-01-07 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법

Similar Documents

Publication Publication Date Title
KR100315441B1 (ko) 반도체 소자 분리를 위한 얕은 트렌치 제조 방법
KR20010064324A (ko) 반도체소자의 트렌치를 이용한 소자분리막 형성방법
KR20040071266A (ko) 향상된 ｓｔｉ 코너 라운딩을 위한 얕은 트랜치 절연 방식
KR100673896B1 (ko) 트렌치 구조의 소자분리막을 갖는 반도체소자 및 그 제조방법
KR100555472B1 (ko) 선택적 에피택셜 성장을 이용한 트렌치 소자 분리 방법
KR100478270B1 (ko) 에어갭을 갖는 셀로우 트렌치 소자 분리막 및 그 제조 방법
KR20000003360A (ko) 선택적 에피택시 성장 기술을 이용한 소자 분리막 형성방법
KR100325609B1 (ko) 반도체 소자 분리를 위한 얕은 트렌치 제조 방법
KR100532406B1 (ko) 선택적 에피택셜 성장법 및 부분 산화를 이용한 반도체소자의트렌치 소자분리방법
KR100209714B1 (ko) 반도체소자의 격리막 및 이의 형성방법
KR100392894B1 (ko) 반도체 소자의 트렌치 형성 방법
KR100203894B1 (ko) 반도체 소자의 소자분리막 제조방법
KR100325608B1 (ko) 반도체 소자 분리를 위한 얕은 트렌치 제조 방법
KR100237749B1 (ko) 반도체 장치의 소자 분리막 형성방법
KR20010002305A (ko) 반도체 소자 분리를 위한 얕은 트렌치 제조 방법
KR100365738B1 (ko) 반도체소자의소자분리막형성방법
KR20010001201A (ko) 반도체 소자 분리를 위한 얕은 트렌치 제조 방법
KR100446279B1 (ko) 반도체장치의 트랜치 식각방법
KR100439105B1 (ko) 반도체 소자의 소자분리막 제조방법
KR20040006322A (ko) 반도체 소자의 소자분리막 형성방법
KR100289658B1 (ko) 반도체 소자 분리방법
KR20010061560A (ko) 선택적 에피택셜 성장 기술을 이용한 소자 분리막 형성방법
KR20010003615A (ko) 반도체 소자의 트렌치형 소자분리막 형성방법
KR100228345B1 (ko) 반도체 장치의 소자분리 방법
KR20000075301A (ko) 반도체 소자의 트렌치형 소자 분리막 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application