KR20040071266A - 향상된 ｓｔｉ 코너 라운딩을 위한 얕은 트랜치 절연 방식 - Google Patents

향상된 ｓｔｉ 코너 라운딩을 위한 얕은 트랜치 절연 방식 Download PDF

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Abstract

트랜치 코너 라운딩을 향상시키는 반도체 제조 동안 얕은 트랜치 절연을 수행하기 위한 방법이 개시된다. 상기 방법은 활성 영역들(30) 사이의 실리콘 기판(24)에 트랜치들(34)을 식각하는 단계와 상기 트랜치들(34) 상에 이중의 선형 산화 공정(56 및 60)을 수행하는 단계를 포함한다. 상기 방법은 상기 활성 영역들(30) 상에 이중의 희생 산화 공정(72 및 76)을 수행하는 단계를 더 포함하는데, 여기서 상기 트랜치들의 코너들(35)은 네 번의 산화 공정에 의해 실질적으로 라운딩된다.

Description

향상된 ＳＴＩ 코너 라운딩을 위한 얕은 트랜치 절연 방식{A SHALLOW TRENCH ISOLATION APPROACH FOR IMPROVED STI CORNER ROUNDING}
얕은 트랜치 절연(STI : shallow trench isolation) 기술은 LOCOS 절연을 대신하여 같은 형태의 디바이스들을 절연하기 위한 얕고 다시 채워지는 트랜치들을 이용한다. 실리콘 기판 상에 패드 산화물 층을 증착(deposition)하고 상기 실리콘 기판 상에 활성 영역들이 정의되도록 질화물 마스크를 패터닝하는 것으로 공정이 시작된다. 그 후, 얕은 트랜치들이 상기 활성 영역들 사이의 상기 질화물 마스크 내의 개구부들에서 상기 실리콘 기판 안으로 식각된다. 선형 산화 공정이 상기 개구부들에서 수행되며, 여기에서 산화물의 얇은 층이 성장된다. 다음으로, 산화물(예를 들어, SiO2)이 상기 실리콘 기판 위에 증착되고, 그 후, 산화물이 에치 백(etch back)되어, 단지 트랜치들에만 남게 되며 이 트랜치의 상부 표면이 질화물 마스크의 높이로 된다. 상기 산화물이 에치 백된 후에, 질화물 마스크가 스트립(strip)되어 상기 패드 산화물이 노출되고, 딥 백(dip back) 공정이 상기 패드 산화물 상에서 수행된다. 그 후에, 폴리실리콘 층(Poly1)이 패터닝되어 반도체 디바이스를 위한 플로팅(floating) 게이트 구조들을 정의한다.
STI 공정이 LOCOS 공정의 버드비크(bird beak)를 제거하여 평면 표면을 제공하는데 유리하지만, STI 공정은 몇 가지 단점들을 가진다. 도 1은 기존의 STI 공정 동안 제조된 반도체 일부의 단면도를 도시하는 블럭도이다. 트랜치들(10)이, 활성 영역들(20)-폴리실리콘 층(14)이 이러한 활성 영역들 위에 증착된다-에 인접한 기판(12)의 절연 영역들(18)에서 식각된다. 활성 영역들(20) 내의 실리콘 기판(12)은 트랜치들(10)의 측벽들(22)을 형성한다. 기존의 STI 공정은 도시된 바와 같이 트랜치들(10)의 각진(sharp) 코너들(16)을 가져온다. 실리콘 기판(12) 및 폴리실리콘(14) 모두 도전성이기 때문에, 각진 코너들(16)은 폴리실리콘(14)과 실리콘 기판(12) 사이의 전기 누설(E)의 가능성을 증가시키는데, 이는 전기장의 존재 때문이며, 이 전기장은 기판 코너들(16)의 각짐에 의해 증가된다.
트랜치 코너들(16)을 라운딩하기 위한 기존의 방식은 1) 이중의 희생(sacrificial) 산화로 단일 선형 산화를 수행하거나, 2) 단일의 희생 산화로 이중의 선형 산화를 수행하는 것을 포함한다. 그러나, 두 방식 모두, 전자 누설을 허용가능한 수준까지 감소시킬 수 있도록 트랜치 코너들(16)을 실질적으로 라운딩(rounding)하기 어렵다.
따라서, 기판의 폴리 실리콘과 활성 영역들 사이의 전자 누설을 실질적으로 방지하도록 트랜치 코너 라운딩을 향상시킨 STI 공정이 요구된다. 본 발명은 그러한 요구에 대처한다.
본 발명은 반도체 공정에 관한 것으로, 특히 반도체 디바이스 제조동안 트랜치 절연을 수행하는 방법에 관한 것이다.
도 1은 기존의 STI 공정 동안 제조된 반도체 일부의 단면도를 도시하는 블럭도이다.
도 2는 본 발명의 최적의 실시예에 따른 STI 스페이서 공정을 도시한 흐름도이다.
도 3A-3N은 도 2에서 도시된 단계들에 대응하는 기판의 단면도이다.
본 발명은 트랜치 코너 라운딩을 향상시키는 반도체 제조 동안 얕은 트랜치 절연을 수행하는 방법을 제공한다. 상기 방법은 활성 영역들 사이의 실리콘 기판에 트랜치들을 식각하는 단계와, 상기 트랜치들 상에 이중의 선형 산화 공정을 수행하는 단계를 포함한다. 상기 방법은 상기 활성 영역들 상에 이중의 희생 산화 공정을 수행하는 단계를 더 포함하는데, 여기서 상기 트랜치들의 코너들은 네 번의 산화 공정에 의해 실질적으로 라운딩된다.
본 발명에 따라, 트랜치 코너들은 실질적으로 라운딩되며, 이는 기판의 폴리실리콘과 활성 영역들 사이의 전자 누설을 크게 감소하고 반도체 디바이스들의 성능을 증가한다.
본 발명은 반도체 디바이스 제조 동안 트랜치 절연을 수행하는 방법에 관한 것이다. 본 기술 분야의 당업자로 하여금 본 발명을 실시할 수 있도록 그리고 특허 출원 및 명세서 기재 요건에 따라 다음 설명이 제공된다. 본 장에서 설명된 최적의실시예들과 일반 원리들 및 특징들에 대한 다양한 수정이 기술 분야의 당업자들에게 명백하다. 따라서, 본 발명은 제시된 실시예로만 제한되도록 의도된 것이 아니며, 본 장에 설명된 원리들 및 특징들에 부합되는 가장 넓은 범위에 드는 것이다.
본 발명은 반도체 디바이스에서 STI 코너 라운딩을 향상시키는 얕은 트랜치 절연을 수행하는 방법을 제공한다. 기판에 얕은 트랜치들을 식각한 후에, 공정은 STI 충전(fill)에 앞서 상기 트랜치들 상에 이중의 선형 산화 공정을 수행하는 것을 포함한다. 그 후에, 이중의 희생 산화 공정이 수행되어, 향상된 STI 코너 라운딩을 가져온다.
도 2는 본 발명의 최적의 실시예에 따른 STI 스페이서 공정을 설명한 흐름도이다. 도 3A-3G는 도 2에 도시된 단계들에 대응하는 기판의 단면도이다.
단계(50)에서, 패드 산화물(26)(SiO2)과, 그리고 기판(24) 상에 활성 영역들(30) 및 절연 영역들(32)을 정의하기 위한 실리콘 질화물(28) 층과 같은 마스크 재료를 구비한 실리콘 기판(24)을 제공하는 것으로 공정이 시작된다(도 3A). 그 후, 단계(52)에서, 질화물(28)을 마스크로 이용하여 트랜치들(34)이 실리콘 기판(24)에 식각된다(도 3B). 도시된 바와 같이, 기판(20)의 활성 영역들(30)이 트랜치들(34)의 측벽들 및 코너들(35)을 형성한다.
트랜치들(34)이 형성된 후에, 단계(54)에서 기판(24)이 전세척(preclean)되고, 도 3C에 도시된 바와 같이, 패드 산화물(26)에 언더컷들을 생성한다. 패드 산화물(26)을 언터컷하는 것은 후속의 라운딩 단계들을 위해 트랜치 코너들(35)을 노출시키는데 필요하다. 최적의 실시예에서, HF 용액이 전세척을 위하여 사용되는데, 여기서 언더컷(36)의 양은, 사용되는 HF 시간의 함수이다. 최적의 실시예에서, 패드 산화물(26)의 약 100-300Å이 언더컷(36)에서 제거된다.
전세척 후에, 단계(56)에서, 제 1 선형 산화가 수행되어, 산화물(38)의 얇은 층이 트랜치들(34)에서 성장된다(도 3D). 최적의 실시예에서, 900-1100℃의 산화 온도가 약 100-300Å의 두께로 산화물(38)을 성장시키는데 사용된다. 기술 분야에 잘 알려진 바와 같이, 산화물을 성장시키는데 사용되는 재료의 절반이 실리콘 기판(24)으로부터 오게된다. 따라서 이 공정동안 트랜치들(34)에서 기판(24)의 50-150Å이 소모되어, 트랜치 코너들(35)을 1 차 라운딩한다.
제 1 선형 산화 후에, 단계(58)에서 트랜치들(34)의 표면으로부터 산화물(38)을 제거하기 위하여 딥 백이 수행된다(도 3E). 산화물(38)이 제거된 후에, 단계(60)에서, 제 2 선형 산화가 수행되어 제 2 산화물 층(40)이 또한 트랜치들(34)에서 성장된다(도 3F). 최적의 실시예에서, 제 2 선형 산화는 약 100-500Å의 산화물(40)을 성장시키는데, 이는 제 1 선형 산화에서 성장된 것보다 더 두껍다. 따라서, 이 공정 동안 또한 트랜치 기판의 50-250Å이 소모되어, 트랜치 코너(35)를 2 차 라운딩한다.
제 2 선형 산화 후에, 단계(64)에서 TEOS 또는 HDP와 같이 기판(24) 위에 절연 산화물(42)을 증착함으로써, 트랜치들(34)이 충전된다(도 3H). 절연 산화물(42)이 증착된 후에, 절연 산화물(42)이 단계(66)에서 연마되어 트랜치들(34)의 상부 표면이 대략 질화물 마스크(28)의 높이가 된다(도 3I). 그 후, 단계(68)에서 질화물(28)이 패드 산화물(26)을 노출시키기 위하여 스트립된다(도 3J). 질화물(28)이 스트립된 후에, 단계(70)에서 실리콘 기판(24)의 활성 영역들(30)상에서 표준 RCA 세척이 수행되는데, 이는 패드 산화물(26)의 적은 부분(약 4-5Å)을 산화시킨다.
도 3K-3N은 활성 영역(30) 아래의 충전된 트랜치(34) 및 실리콘 기판(24)을 나타내는 부분들의 확대 단면도이다. 도 2 와 도 3K-3N에서와 같이, 세척 후에, 단계(72)에서 제 1 희생 산화가 수행되어 실리콘 기판(24)의 활성 영역들(30) 상에 얇은 산화물 라인(44)이 성장된다(도 3K). 최적의 실시예에서, 900-1000℃의 산화 온도가 산화물(44)을 약 50-150Å 두께로 성장시키는데 사용된다. 산화물을 성장시키는데 사용되는 재료의 절반이 실리콘 기판(24)으로부터 오기 때문에, 약 25-75Å의 기판(24)이 이러한 공정 동안 소모되어, 트랜치 코너들(35)을 3차 라운딩한다.
희생 산화 후에, 단계(74)에서 산화물(44)을 제거하기 위하여 딥 백이 수행된다. 최적의 실시예에서, 딥 백은 재료의 약 200Å을 제거하는데, 이는 제 1 산화 동안 성장된 산화물(44)의 두께보다 약간 크다. 따라서 딥 백은 산화물(44)을 제거할 뿐만 아니라 충전 재료(42)의 일부 역시 제거하여, 도 3L에 도시된 바와 같이, 제 2 희생 산화를 위해 트랜치의 코너를 노출시킨다.
산화물(44)이 제거된 후에, 단계(76)에서 제 2 희생 산화가 수행되어, 실리콘 기판(24)의 활성 영역들(30) 상에 제 2 산화물(46) 층이 또한 성장된다(도 3M). 최적의 실시예에서, 제 2 희생 산화는 제 1 희생 산화와 같은 조건들 하에서 수행된다. 따라서 이 공정동안 기판(24)의 50-75Å이 소모되어, 트랜치 코너들(35)을 4차 라운딩한다.
그 후, 반도체 제조는 단계(78)에서 산화물(46)의 제거 단계, 주입 수행 단계 및 활성 영역들(30) 위에 적어도 하나의 폴리실리콘(48) 층을 패터닝하는 단계를 비롯한 일반적인 단계를 거치게 된다(도 3N). 네 번에 걸친 개별적인 코너-라운딩 공정에 의해 트랜치 코너들(35)이 크게 라운딩되기 때문에, 본 발명은 기판(24)의 폴리실리콘(48)과 활성 영역들(30) 사이의 전자 누설을 감소시킴으로써 반도체 디바이스의 성능을 향상시킨다.
지금까지, 두 번의 희생 산화가 후속되는 두 번의 선형 산화를 트랜치에서 수행하는 STI를 수행 방법을 개시하였다. 본 발명은 개시된 실시예들에 따라 설명되었는데, 기술 분야의 당업자들은 본 실시예들에 변경이 가해질 수 있으며 어떠한 변경이라도 본 발명의 정신 및 범위 내에 있다는 점을 쉽게 알 것이다. 따라서 첨부된 청구항들의 정신 및 범위로부터 벗어남이 없이, 많은 수정들이 본 기술 분야의 당업자들에 의해 이루어질 수 있다.

Claims (14)

  1. 반도체 제조 동안 트랜치 코너 라운딩을 향상시키는 얕은 트랜치 절연을 수행하는 방법에 있어서, 상기 방법은:
    (a) 활성 영역들(30) 사이의 실리콘 기판(24) 내에 트랜치들을 식각하는 단계와;
    (b) 상기 트랜치들(34) 상에 이중 선형 산화 공정(72 및 76)을 수행하는 단계와; 그리고
    (c) 상기 활성 영역들(30) 상에 이중 희생 산화 공정(72 및 76)을 수행하는 단계를 포함하며, 여기서 트랜치들(34)의 코너들(35)은 네 번의 산화 공정들 각각에서 라운딩되는 것을 특징으로 하는 얕은 트랜치 절연 수행 방법.
  2. 제 1항에 있어서, 상기 실리콘 기판(24)은 패드 산화물(26)과, 그리고 상기 기판(24) 상에 활성 영역들(30) 및 절연 영역들(33)을 정의하는 마스크 물질(28)을 구비하며, 상기 단계(a)는:
    (ⅰ) 상기 이중 선형 산화에 앞서 상기 실리콘 기판(24)을 전세척하여, 그럼으로써 후속 산화 공정들(72 및 76)을 위해 상기 트랜치 코너들을 노출시키도록 상기 패드 산화물(26)에 언더컷들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 얕은 트랜치 절연 수행 방법.
  3. 제 2항에 있어서, 상기 단계(a)는:
    (ⅰ) 상기 패드 산화물(26)의 약 100-300Å을 제거하는 단계를 더 포함하는 것을 특징으로 하는 얕은 트랜치 절연 수행 방법.
  4. 제 2항에 있어서, 상기 단계(b)는:
    (ⅰ) 상기 트랜치들(34) 상에서 제 1 선형 산화 공정(56)을 수행하여 트랜치들(34) 안에 제 1 산화물 층(38)을 성장시키는 단계와;
    (ⅱ) 상기 트랜치들(34)로부터 상기 제 1 산화물 층(38)을 제거하는 단계와; 그리고
    (ⅲ) 상기 트랜치들(34) 상에서 제 2 선형 산화 공정(60)을 수행하여 트랜치들(34) 안에 제 2 산화물 층(40)을 성장시키는 단계를 더 포함하는 것을 특징으로 하는 얕은 트랜치 절연 수행 방법.
  5. 제 4항에 있어서, 상기 단계(c)에 앞서서,
    상기 기판(24) 위에 절연 산화물(42)을 증착하는 단계와;
    상기 절연 산화물(42)을 다시 연마하여 상기 절연 산화물(42)이 대략 상기 마스크 물질(28)의 높이로 되는 단계와; 그리고
    상기 마스크 물질(28)을 제거하는 단계를 더 포함하는 것을 특징으로 하는 얕은 트랜치 절연 수행 방법.
  6. 제 5항에 있어서, 상기 마스크 물질(28)을 제거한 후에 상기 기판(24)의 상기 활성 영역들(30) 상에 표준 세척을 수행하는 단계를 더 포함하는 것을 특징으로 하는 얕은 트랜치 절연 수행 방법.
  7. 제 4항에 있어서,
    (ⅰ) 상기 기판(24) 상에 제 1 희생 산화 공정(72)을 수행하여 상기 기판(24) 상에 제 1 산화물 층(44)을 성장시키는 단계와;
    (ⅱ) 상기 트랜치들(34)로부터 상기 제 1 산화물 층(44)을 제거하는 단계와; 그리고
    (ⅲ) 상기 기판(24) 상에 제 2 희생 산화 공정(76)을 수행하여 상기 기판(24) 상에 제 2 산화물 층(40)을 성장시키는 단계를 더 포함하는 것을 특징으로 하는 얕은 트랜치 절연 수행 방법.
  8. 제 7항에 있어서,
    (d) 활성 영역들(30)에서 상기 기판(24) 위에 폴리실리콘 층을 패터닝하는 단계를 상기 제조 공정에서 계속 수행하는 단계를 더 포함하며, 여기서 상기 라운딩된 트랜치 코너들 때문에, 상기 폴리실리콘과 상기 실리콘 기판(24) 사이에 전자 누설이 실질적으로 감소되는 것을 특징으로 하는 얕은 트랜치 절연 수행 방법.
  9. 반도체 제조 동안 트랜치 코너 라운딩을 향상시키는 얕은 트랜치 절연을 수행하는 방법에 있어서,
    (a) 패드 산화물(26)과, 그리고 상기 기판(24) 상에 활성 영역들(30) 및 절연 영역들(32)을 정의하는 마스크 물질(28)을 구비한 실리콘 기판(24) 상에, 상기 절연 영역들(32)에서 상기 실리콘 기판(24) 내에 트랜치들(34)을 식각하는 단계와;
    (b) 상기 트랜치들(34) 상에 제 1 선형 산화 공정(56)을 수행하여 트랜치들(34) 안에 제 1 산화물 층(38)을 성장시키는 단계와;
    (c) 상기 트랜치들(34)로부터 상기 제 1 산화물 층(38)을 제거하는 단계와;
    (d) 상기 트랜치들(34) 상에 제 2 선형 산화 공정(60)을 수행하여 트랜치들(34) 안에 제 2 산화물 층(40)을 성장시키는 단계와;
    (e) 상기 마스크 물질(28)을 제거하는 단계와;
    (f) 상기 기판(24) 상에 제 1 희생 산화 공정(72)을 수행하여 상기 기판(24) 상에 제 1 산화물 층(44)을 성장시키는 단계와;
    (g) 상기 기판(24)으로부터 상기 제 1 산화물 층(38)을 제거하는 단계와;
    (h) 상기 기판(24) 상에 제 2 희생 산화 공정(76)을 수행하여 상기 기판(24) 상에 제 2 산화물 층(46)을 성장시키는 단계와; 그리고
    (i) 상기 기판(24)으로부터 상기 제 2 산화물 층(46)을 제거하는 단계를 포함하고, 여기서 상기 트랜치들(34)의 코너들(35)은 네 번의 산화 공정들 각각에서 라운딩되는 것을 특징으로 하는 얕은 트랜치 절연 수행 방법.
  10. 제 9항에 있어서, 상기 단계(a)는
    (ⅰ) 상기 이중 선형 산화에 앞서 상기 실리콘 기판(24)을 전세척하여, 후속 산화 공정들을 위해 상기 트랜치 코너들(35)을 노출시키도록 상기 패드 산화물(26)에 언더컷들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 얕은 트랜치 절연 수행 방법.
  11. 제 10항에 있어서,
    (j) 활성 영역들(30) 에서 상기 기판(24) 위에 폴리실리콘 층을 패터닝하는 단계를 상기 제조 공정에서 계속 수행하는 단계를 더 포함하며, 여기서 상기 라운딩된 트랜치 코너들 때문에, 상기 폴리실리콘과 상기 실리콘 기판(24) 사이에 전자 누설이 실질적으로 감소되는 것을 특징으로 하는 얕은 트랜치 절연 수행 방법.
  12. 제 11항에 있어서, 상기 제 1 희생 산화 공정(72)을 수행하기에 앞서,
    (a) 상기 기판(24) 위에 절연 산화물(42)을 증착하는 단계와;
    (b) 상기 절연 산화물(42)을 다시 연마하여 상기 절연 산화물(42)이 대략 상기 마스크 물질(28)의 높이로 되는 단계를 포함하는 것을 특징으로 하는 얕은 트랜치 절연 수행 방법.
  13. 제 12항에서,
    상기 마스크 물질(28)을 제거한 후에 상기 기판(24)의 상기 활성 영역들(30) 상에 표준 세척을 수행하는 단계를 더 포함하는 것을 특징으로 하는 얕은 트랜치절연 수행 방법.
  14. 제조 공정 단계에서 절연 영역들 및 활성 영역들을 가지는 반도체 기판 내의 트랜지스터 구조에 있어서:
    상기 활성 영역들(30)에서 상기 기판(24)에 의해 형성된 측벽들(24)을 구비한 상기 기판(24)의 상기 절연 영역들(32) 내의 트랜치들(34)과;
    상기 활성 영역들(30) 상에 증착된 제 1 폴리실리콘 층과; 그리고
    상기 폴리실리콘과 상기 활성 영역들(30) 내의 실리콘 기판 사이에 전자 누설이 실질적으로 감소되어 상기 트랜지스터 구조의 성능을 향상시키는, 제 1 폴리실리콘 층에 인접한 실질적으로 라운딩된 트랜치 코너들(35)을 포함하며,
    여기서, 상기 트랜치 코너들(35)은 상기 트랜치들(34) 상에 이중 선형 산화(56 및 60)를 수행하고 이어서 이중 희생 산화 공정(72 및 76)을 수행함으로서 제조 공정 동안 형성되는 것을 특징으로 하는 트랜지스터 구조.
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