KR20040055158A - 반도체 소자의 소자분리막 형성방법 - Google Patents

반도체 소자의 소자분리막 형성방법 Download PDF

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Abstract

본 발명은 STI(Shallow Trench Isolation) 공정을 이용한 반도체 소자의 소자분리막 형성방법을 개시한다. 개시된 본 발명의 방법은, 액티브 영역 및 필드 영역을 갖는 실리콘기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계와, 상기 기판 필드 영역을 노출시키도록 상기 패드질화막과 패드산화막을 패터닝하는 단계와, 상기 패터닝된 패드산화막과 패드질화막의 적층막 측벽에 스페이서를 형성하는 단계와, 상기 스페이서를 포함한 패드질화막을 식각 장벽으로 이용해서 노출된 기판 필드 영역을 식각하여 트렌치를 형성하는 단계와, 상기 스페이서를 제거하는 단계와, 상기 트렌치 표면 상에 열산화막을 성장시키는 단계와, 상기 기판 결과물 상에 선형질화막과 선형산화막을 차례로 증착하는 단계와, 상기 트렌치를 매립하도록 선형산화막 상에 HDP-산화막을 증착하는 단계와, 상기 패드질화막이 노출될 때까지 상기 HDP-산화막을 CMP하는 단계와, 상기 패드질화막을 식각 제거하는 단계를 포함한다. 본 발명에 따르면, 산화막의 스페이서의 형성 및 그 제거를 통해 선형질화막이 계단형으로 증착되도록 함으로써, 패드질화막의 습식 식각시, 상기 선형질화막이 손실되는 것을 방지할 수 있으며, 이에 따라, 모트 발생을 방지할 수 있으며, 그래서, 모트에 기인하는 소자 특성 저하 및 불량 발생을 방지할 수 있다.

Description

반도체 소자의 소자분리막 형성방법{Method for forming isolation layer of semiconductor device}
본 발명은 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성방법에 관한 것으로, 특히, 선형질화막의 적용에 따른 모트(moat) 발생에 기인하는 게이트 물질 잔류를 방지하기 위한 방법에 관한 것이다.
반도체 소자를 제조함에 있어서, 소자와 소자 사이의 전기적 분리를 위해 소자분리막을 형성하고 있으며, 이러한 소자분리막을 형성하기 위해 로코스(LOCOS) 및 STI(Shallow Trench Isolation) 공정이 이용되고 있다.
그런데, 로코스 공정에 의한 소자분리막은 그 상단 코너부에 새부리 형상의 버즈-빅(bird's-beak)이 발생되기 때문에 액티브 영역의 면적을 줄이는 단점을 가지며, 그래서, 그 이용에 한계를 갖게 되었고, 이에따라, 현재 대부분의 반도체 소자는 작은 폭으로 형성 가능한 STI 공정을 이용해서 소자분리막을 형성하고 있다.
이하에서는 도 1a 내지 도 1d를 참조해서 종래의 STI 공정을 이용한 소자분리막 형성방법을 간략하게 설명하도록 한다.
도 1a를 참조하면, 실리콘기판(1) 상에 패드산화막(2)과 패드질화막(3)을 차례로 형성한다. 그런다음, 상기 패드질화막(3) 상에 필드 영역을 노출시키는 감광막 패턴(4)을 형성하고, 이어서, 상기 감광막 패턴(4)을 이용해서 패드질화막(3)과 패드산화막(2)을 식각하여 기판 필드 영역을 노출시킨 다음, 노출된 기판 부분을 식각하여 트렌치(T)를 형성한다.
도 1b를 참조하면, 감광막 패턴을 제거한 상태에서, 기판 결과물을 열산화시키고, 이를 통해, 트렌치(T)의 표면 상에 박막의 열산화막(5)을 성장시킨다. 그런다음, 리플레쉬(Refresh) 특성을 향상시키기 위해 기판 결과물 상에 선형질화막(6)을 증착한 후, 버퍼용 선형산화막(7)을 증착하고, 연이어, 트렌치(T)를 완전 매립하도록 결과물 상에 두껍게 트렌치 매립용 산화막, 예컨데, HDP-산화막(8)을 증착한다.
도 1c를 참조하면, 패드질화막(3)이 노출될 때까지 상기 HDP-산화막(8)의 표면을 CMP(Chemical Mechanical Polishing)한다.
도 1d를 참조하면, 예비 클리닝(pre cleaning)을 수행한 후, 인산 용액을 이용한 습식 식각을 통해 패드질화막을 제거하고, 연이어, 패드산화막을 제거하여 소자분리막(10)의 형성을 완성한다.
그러나, 전술한 종래의 STI 공정을 이용한 소자분리막 형성방법은 다음과 같은 문제점이 있다.
일반적으로 패드질화막의 습식 식각시에는, 도 1d에 도시된 바와 같이, 트렌치(T) 벽면에 형성된 선형질화막(6)의 일부가 함께 제거되어 모트(moat)가 발생되며, 이러한 모트는 후속 클리닝 공정을 거치는 동안 더욱 심해지게 된다.
또한, 이렇게 모트가 발생된 상태로 후속 공정, 즉, 게이트 공정을 진행할 경우, 도 2에 도시된 바와 같이, 게이트 산화막(21)을 성장시킨 후에는 모트가 더욱 심해지며, 이에 따라, 모트 내에 게이트 물질인 폴리 잔류물(residue)이 남게 됨으로써 게이트와 비트라인간의 쇼트가 유발되는 등 소자 불량(fail)이 초래된다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 선형질화막이 적용되는 STI 공정을 이용한 소자분리막 형성에서의 모트 발생을 방지할 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 목적이 있다.
또한, 본 발명은 모트 발생을 방지하는 것을 통해 소자 불량 발생을 방지할 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 다른 목적이 있다.
도 1a 내지 도 1d는 종래의 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성방법을 설명하기 위한 공정 단면도.
도 2는 종래의 문제점을 설명하기 위한 단면도.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 소자분리막 형성방법을 설명하기 위한 공정 단면도.
도 4는 본 발명에 따라 소자분리막을 형성한 후의 게이트 산화막을 형성한 상태를 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
31 : 실리콘기판 32 : 패드산화막
33 : 패드질화막 34 : 산화막 스페이서
35 : 열산화막 36 : 선형질화막
37 ; 선형산화막 38 : HDP-산화막
40 : 소자분리막 41 : 게이트 산화막
T : 트렌치
상기와 같은 목적을 달성하기 위해, 본 발명은, 액티브 영역 및 필드 영역을 갖는 실리콘기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계; 상기 기판 필드 영역을 노출시키도록 상기 패드질화막과 패드산화막을 패터닝하는 단계; 상기 패터닝된 패드산화막과 패드질화막의 적층막 측벽에 스페이서를 형성하는 단계; 상기 스페이서를 포함한 패드질화막을 식각 장벽으로 이용해서 노출된 기판 필드 영역을 식각하여 트렌치를 형성하는 단계; 상기 스페이서를 제거하는 단계; 상기 트렌치 표면 상에 열산화막을 성장시키는 단계; 상기 기판 결과물 상에 선형질화막과 선형산화막을 차례로 증착하는 단계; 상기 트렌치를 매립하도록 선형산화막 상에 HDP-산화막을 증착하는 단계; 상기 패드질화막이 노출될 때까지 상기 HDP-산화막을 CMP하는 단계; 및 상기 패드질화막을 식각 제거하는 단계를 포함하는 반도체 소자의 소자분리막 형성방법을 제공한다.
또한, 본 발명의 방법은 상기 패드질화막을 식각 제거하는 단계 후, 기판 결과물에 대한 포스트 클리닝 공정 및 기판 산화전 예비 클리닝 공정을 수행하는 단계를 더 포함한다.
여기서, 상기 패드질화막과 패드산화막의 패터닝은 기판 필드 영역 및 이에 인접된 기판 액티브 영역의 소정 폭을 노출시키도록 수행하며, 상기 스페이서는 산화막으로 형성하되, 기판 액티브 영역을 가리는 폭으로 형성한다.
본 발명에 따르면, 산화막의 스페이서의 형성 및 그 제거를 통해 선형질화막이 계단형으로 증착되도록 함으로써, 패드질화막의 습식 식각시, 상기 선형질화막이 손실되는 것을 방지할 수 있으며, 이에 따라, 모트 발생을 방지할 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 소자분리막 형성방법을 설명하기 위한 공정 단면도이다.
도 3a를 참조하면, 실리콘기판(31) 상에 패드산화막(32)과 패드질화막(33)을 차례로 형성한다. 그런다음, 공지의 공정에 따라 상기 패드질화막(33)과 패드산화막(32)을 패터닝하여 기판 필드 영역을 노출시킨다. 이때, 상기 패드질화막(33) 및 패드산화막(32)의 패터닝은 실제 필드 영역 보다 조금 크기의 개구부를 갖도록, 즉, 필드 영역에 인접한 액티브 영역의 소정 폭을 함께 노출시키도록 수행한다.
이어서, 상기 기판 결과물 상에 산화막을 증착한 후, 이를 블랭킷(blanket) 식각하여 패터닝된 패드산화막(32) 및 패드질화막(33)의 적층막 측벽에 산화막 스페이서(34)를 형성한다. 이때, 상기 산화막 스페이서(34)는 그 자신을 포함하여 패터닝된 적층막이 기판 필드 영역만을 노출시키도록 하는 크기를 갖도록 형성한다.
도 3b를 참조하면, 산화막 스페이서(34)를 포함한 패드질화막(33)을 식각 장벽으로해서 노출된 기판 필드 영역을 식각하고, 이를 통해, 소정 깊이의 트렌치(T)를 형성한다.
도 3c를 참조하면, 산화막 스페이서를 식각 제거한다. 그런다음, 기판 결과물에 대한 열산화 공정을 수행하여 트렌치(T) 표면에 박막의 열산화막(35)을 성장시킨 후, 상기 기판 결과물 상에 선형질화막(36)과 선형산화막(37)을 차례로 증착한다. 이때, 상기 선형질화막(36) 및 선형산화막(37), 특히, 선형질화막(36)은 산화막 스페이서가 제거된 것과 관련해서 트렌치(T)에 인접한 기판 부분 상에도 증착되는 바, 계단형으로 증착된 형상을 갖게 된다.
다음으로, 트렌치(T)를 완전 매립하도록 결과물 상에 매립 특성이 우수한 산화막, 바람직하게, HDP-산화막(38)을 증착한다.
도 3d를 참조하면, 패드질화막(33)이 노출될 때까지 상기 HDP-산화막(38)의 표면을 CMP한다.
도 3e를 참조하면, 인산 용액을 이용한 습식 식각 공정을 통해서 트렌치 식각시에 식각 장벽으로 이용된 패드질화막을 제거하고, 연이어, 패드산화막을 제거하며, 이 결과로서, 본 발명에 따른 소자분리막(40)을 형성한다.
여기서, 패드질화막과 동일 재질인 선형질화막(36)은, 전술한 바와 같이, 계단형으로 증착되어진 것과 관련해서 상기 패드질화막의 습식 식각시에 그 손실은 일어나지 않으며, 그래서, 상기 선형질화막의 적용에 따른 모트 발생도 일어나지 않는다.
도 3f를 참조하면, 폴리 및 산화막에 대한 고선택 식각비를 갖는 건식 식각 조건으로 소자분리막(40)의 가장자리에 돌출된 선형질화막 부분을 제거한다. 그런다음, 포스트 클리닝 공정 및 게이트 산화전 예비 클리닝 공정을 차례로 수행하여 돌출된 선형산화막 부분을 제거하고, 이를 통해, 본 발명에 따른 소자분리막(40)의 형성을 완성한다.
전술한 바와 같은 본 발명의 방법에 따르면, 선형질화막을 계단형으로 증착한 것과 관련해서, 패드질화막의 식각시, 소자분리막 가장자리에서의 상기 선형질화막의 손실에 의한 모트 발생은 일어나지 않는다.
따라서, 패드질화막 제거시의 초기 모트 발생이 없으므로, 후속 클리닝 공정은 물론, 도 4에 도시된 바와 같이, 게이트 산화 공정이 진행되는 동안에도 모트의 발생 또는 그 심화는 일어나지 않는다. 도면부호 41은 게이트 산화막을 나타낸다.
결국, 본 발명의 방법에 따르면, 선형질화막을 적용함에도 불구하고 모트 발생을 방지할 수 있으며, 이는 후속 게이트 공정에서 폴리실리콘 잔류물의 발생을 유발하지 않으므로, 소자 신뢰성 및 제조수율의 확보를 가능하다.
이상에서와 같이, 본 발명은 산화막의 스페이서의 형성 및 그 제거를 통해 선형질화막이 계단형으로 증착되도록 함으로써, 패드질화막의 습식 식각시, 상기 선형질화막이 손실되는 것을 방지할 수 있다.
따라서, 본 발명은 모트에 기인하는 소자 특성 저하를 방지할 수 있으며, 또한, 기존의 STI 공정을 그대로 적용하면서도 소자 신뢰성을 향상시킬 수 있다.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (5)

  1. 액티브 영역 및 필드 영역을 갖는 실리콘기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계;
    상기 기판 필드 영역을 노출시키도록 상기 패드질화막과 패드산화막을 패터닝하는 단계;
    상기 패터닝된 패드산화막과 패드질화막의 적층막 측벽에 스페이서를 형성하는 단계;
    상기 스페이서를 포함한 패드질화막을 식각 장벽으로 이용해서 노출된 기판 필드 영역을 식각하여 트렌치를 형성하는 단계;
    상기 스페이서를 제거하는 단계;
    상기 트렌치 표면 상에 열산화막을 성장시키는 단계;
    상기 기판 결과물 상에 선형질화막과 선형산화막을 차례로 증착하는 단계;
    상기 트렌치를 매립하도록 선형산화막 상에 HDP-산화막을 증착하는 단계;
    상기 패드질화막이 노출될 때까지 상기 HDP-산화막을 CMP하는 단계; 및
    상기 패드질화막을 식각 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  2. 제 1 항에 있어서, 상기 패드질화막을 식각 제거하는 단계 후,
    기판 결과물에 대한 포스트 클리닝 공정 및 기판 산화전 예비 클리닝 공정을수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  3. 제 1 항에 있어서, 상기 패드질화막과 패드산화막의 패터닝은 기판 필드 영역 및 이에 인접된 기판 액티브 영역의 소정 폭을 노출시키도록 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  4. 제 1 항에 있어서, 상기 스페이서는 산화막 재질로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  5. 제 1 항 또는 제 3 항에 있어서, 상기 스페이서는 기판 액티브 영역을 가리는 폭으로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
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