JP4158219B2

JP4158219B2 - 半導体装置の製造方法

Info

Publication number: JP4158219B2
Application number: JP04751398A
Authority: JP
Inventors: 愛美鈴木; 山本　　敏雅
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1998-02-27
Filing date: 1998-02-27
Publication date: 2008-10-01
Anticipated expiration: 2018-02-27
Also published as: JPH11251309A

Description

【０００１】
【発明の属する技術分野】
本発明は、ＬＯＣＯＳ酸化膜により周囲と区画された論理回路用のＭＯＳ素子を含んで構成される半導体装置の製造方法に関する。
【０００２】
【発明が解決しようとする課題】
この種の半導体装置としては、例えば、負荷駆動用の高圧用素子とこれに制御信号を与えるための論理演算素子などが１チップに一体に形成されるＩＣチップなどがある。図７は対象となるＩＣチップ１の一部を模式的な断面で示しているもので、高圧用素子としてＬＤＭＯＳ（lateral double-diffused MOS)トランジスタを備えると共に、論理回路素子としてＣＭＯＳタイプのＭＯＳトランジスタを備えた構成の部分についてその製造工程の一部を模式的な断面図で示すものである。
【０００３】
図７（ａ）に示す構成では、ＩＣチップ１は、シリコン基板２上に絶縁膜３を介して単結晶シリコン薄膜部分を形成したいわゆるＳＯＩ基板に形成されたもので、この単結晶シリコン薄膜部分は、ＬＤＭＯＳ形成領域４および論理回路用ＭＯＳ形成領域５が絶縁膜を埋め込んだトレンチ６により分離形成されている。
【０００４】
ＬＤＭＯＳ形成領域４および論理回路用ＭＯＳ形成領域５のそれぞれは、下層側に極めて低不純物濃度（真性半導体に近い不純物濃度）のｉ層７ａが設けられると共に、その上層側には低不純物濃度のｎ型層７ｂが設けられている。表面には所定形状にパターニングしたＬＯＣＯＳ酸化膜８が設けられている。ＬＤＭＯＳ形成領域４にはＬＯＣＯＳ酸化膜８の開口部のソース領域に対応してｐ型ウェル領域９が所定深さまで形成されている。論理回路用ＭＯＳ形成領域５にはＬＯＣＯＳ酸化膜８の開口部に対応してｐ型ウェル領域１０およびｎ型ウェル領域１１が形成されている。
【０００５】
また、ＬＤＭＯＳ形成領域４のゲート形成領域には、その表面にゲート酸化膜１２が形成されると共にゲート電極としてポリシリコンゲート１３がパターニングされている。同図（ａ）に示す状態では、上述した状態のものにパッド酸化を行なって全体に酸化膜１４を形成し、ＬＤＭＯＳ形成領域４のチャンネルウェル領域に対応してフォトリソグラフィ処理によりフォトレジストをパターニングしてｐ型不純物をイオン注入により所定深さまで導入した状態を示している。
【０００６】
この後、イオン注入により導入したｐ型不純物を拡散させるためにドライブ拡散工程を実施すると、同図（ｂ）に示すように、チャンネルウェル領域１５が形成される。次に、論理回路用ＭＯＳ形成領域５のｐ型ウェル領域１０およびｎ型ウェル領域１１のそれぞれのＬＯＣＯＳ酸化膜８の開口部の酸化膜をエッチングにより除去してゲート酸化膜１６を形成し（同図（ｃ）参照）、ゲート電極用のポリシリコン膜を形成してこれをパターニングしてゲート電極１７を形成する（同図（ｄ）参照）。
【０００７】
以下、ＬＤＭＯＳ形成領域４のチャンネルウェル領域１５にはｎ型のソース領域およびｐ型のチャンネルコンタクト領域を形成し、論理回路用ＭＯＳ形成領域５のｐ型ウェル領域１０およびｎ型ウェル領域１１のそれぞれには、図示はしないが、ｎ型のソース，ドレイン領域およびｐ型のソース，ドレイン領域が形成され、もってＬＤＭＯＳトランジスタおよびＭＯＳトランジスタが形成されるようになっている。
【０００８】
ところで、上述のように、高圧用素子としてのＬＤＭＯＳトランジスタおよび論理回路素子としてのＭＯＳトランジスタなどを同一チップ内に設ける構成のＩＣチップ１の製造工程においては、高圧用素子の形成に特有の製造工程や論理回路素子の形成に特有の製造工程が実施されることになるが、特に、高圧用素子の形成に特有の製造工程を実施することは、これに対して繊細な構造を有する論理回路用のＭＯＳトランジスタの構造的あるいは電気的特性に変動を与える要素が含まれる場合がある。
【０００９】
すなわち、同図（ｃ）に示した図の工程では、ＭＯＳトランジスタの形成に特有の膜厚を有するゲート酸化膜１６を形成する工程の前に、ＬＤＭＯＳトランジスタの形成に特有のチャンネルウェル領域１５を形成するためのドライブ拡散工程が実施されることになるが、ドライブ拡散工程では、表面の酸化が促進されないように、一般に、窒素雰囲気中で高温熱処理を所定時間だけ実施することが行なわれる。
【００１０】
ところが、このように高温で窒素雰囲気中で熱処理を行なうことが、ＭＯＳトランジスタのｐ型ウェル領域１０やｎ型ウェル領域１１の表面部分で特にＬＯＣＯＳ酸化膜８の近傍部分においては、表層部のシリコン（図８中×印で示す部分）が窒化物に変化することが推定される。これは、ＬＯＣＯＳ酸化膜８の形成時に発生したシリコン表面で発生している応力などにより窒化が促進されると考えられる現象である。
【００１１】
そして、このことは、その後のゲート酸化膜１６を形成したときに、窒化物となったシリコン部分がすぐには熱酸化膜とならずに、図７（ｃ），（ｄ）中丸印で囲った部分Ａで次のような不具合となる。すなわち、図８に拡大して示しているように、ＬＯＣＯＳ酸化膜８との境界部分のシリコン表面に窒化された領域Ｂ（図中×印で示す）が形成されるため、これが内側の部分のように均一に酸化されず、ゲート酸化膜１６が縁部で部分的に窪んだ状態（図中Ｃで示す）に形成されることになる。この結果、このように不均一に形成されたゲート酸化膜１６を利用したＭＯＳトランジスタは、ゲート酸化膜１６が局所的に薄くなっている部分Ｃで絶縁耐圧が低下することになり、所望の耐圧特性が得られなくなる不具合がある。
【００１２】
本発明は、上記事情に鑑みてなされたもので、その目的は、ＬＯＣＯＳ酸化膜により周囲と区画された論理回路用のＭＯＳ素子を含んで構成される半導体装置において、論理回路用のＭＯＳ素子のゲート酸化膜の形成工程よりも以前に窒素雰囲気中で行なう熱拡散工程が存在する場合でも、論理回路用のＭＯＳ素子のゲート酸化膜を均一に形成することができるようにした半導体装置の製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
請求項１の発明によれば、ＬＯＣＯＳ酸化膜により周囲と区画された論理回路用のＭＯＳ素子を含んで構成される半導体装置の製造方法において、論理回路用のＭＯＳ素子のゲート酸化膜の形成工程よりも以前に窒素雰囲気中で行なう熱拡散工程が存在する場合に、その熱拡散工程の終了後で前記ゲート酸化膜の形成工程の実施に先だって、犠牲酸化膜形成工程を実施してゲート酸化膜を形成する部分の半導体基板の表面に所定膜厚の犠牲酸化膜を熱酸化法により形成し、続いて、犠牲酸化膜剥離工程を実施して犠牲酸化膜をエッチング処理して剥離することにより前記窒素雰囲気中で行なう熱拡散工程で生成される窒化物を除去するので、窒素雰囲気中で熱拡散工程を実施したときに、論理回路用のＭＯＳ素子のゲート酸化膜の形成領域の半導体表面部分をゲート酸化膜が形成し易い状態にして均一なゲート酸化膜を形成することができるようになる。
【００１４】
この場合において、論理回路用のＭＯＳ素子のゲート酸化膜の形成工程に先だって窒素雰囲気中で行なう熱拡散工程では、その温度や時間などの加熱条件によっては、ゲート酸化膜を形成する領域の表層の半導体が窒化物になるなどの変化を来すことに起因して熱酸化によるゲート酸化膜が均一に形成できなくなる場合が生ずる。この表層半導体層の変質は、特に、ＬＯＣＯＳ酸化膜との境界領域部分において発生し易いことがわかっており、このような構造を採用している半導体装置においてゲート酸化膜を均一に形成することができるようになり、安定した特性の論理回路用のＭＯＳ素子を得ることができるようになる。
【００１５】
請求項２の発明によれば、犠牲酸化膜形成工程においては、形成する犠牲酸化膜の膜厚を次のような基準で設定する。すなわち、後の工程で形成するゲート酸化膜として要求されている絶縁耐圧が所定レベル以上となることと、その絶縁耐圧の値が犠牲酸化膜の膜厚に対して安定領域にあるいこととの両者を満たすように設定される。
【００１６】
この場合、安定領域とは、ゲート酸化膜の絶縁耐圧の値が犠牲酸化膜を形成したときの膜厚に対する依存性が少なくなる程度の犠牲酸化膜の膜厚の領域である。換言すれば、犠牲酸化膜をその安定領域の膜厚程度まで形成して犠牲酸化膜剥離工程にて剥離することで、熱拡散工程で発生した表層半導体部分の変質領域をほとんど取り去ることができるので、この後に形成するゲート酸化膜を良好な特性のものとすることができる。
【００１７】
請求項３の発明によれば、上述の場合において、犠牲酸化膜形成工程において形成する犠牲酸化膜の膜厚として、熱拡散工程で採用される処理温度および処理時間に応じて異なる前述の安定領域の範囲に合わせて設定するので、必要且つ最小限の犠牲酸化を行なうことで確実に適正なゲート酸化膜を得ることができるようになる。
【００１８】
請求項４の発明によれば、犠牲酸化膜形成工程および犠牲酸化膜剥離工程を複数回に分けて実施し、各犠牲酸化膜形成工程において形成する犠牲酸化膜の膜厚の合計が所定膜厚となるように設定しているので、必ずしも１回で犠牲酸化膜として必要な膜厚を形成しなくとも複数回の犠牲酸化膜形成工程を経ることにより最終的に合計の膜厚が必要な膜厚となることで、熱拡散工程で発生した表層半導体部分の変質領域をほとんど犠牲酸化膜に変化させた上で取り去ることができるようになり、この後に形成するゲート酸化膜を良好な特性のものとすることができる。
【００１９】
請求項５の発明によれば、犠牲酸化膜除去工程として、ゲート酸化膜を形成する対象領域を含んで必要な領域について選択的に実施するので、ゲート酸化膜を形成する領域の変質した半導体層を確実に除去しながら、犠牲酸化膜の除去が必ずしも必要ではない領域については、半導体表面を露出させないように犠牲酸化膜を除去しない状態として実施することができる。
【００２０】
請求項６の発明によれば、犠牲酸化膜剥離工程を、複数回実施するうちの少なくとも１回は全領域の犠牲酸化膜について剥離するようにしたので、窒素雰囲気中で行なう熱拡散工程において受けた半導体層の除去を全面に行ないながら、特性上で特に大きく影響を受けるゲート酸化膜領域部分についてはさらに必要な犠牲酸化膜の厚さに相当する分だけ除去することができ、より、実情に対応した製造工程とすることができる。
【００２１】
請求項７の発明によれば、半導体装置を論理回路用のＭＯＳ素子に高圧用素子を一体に設ける構成とし、その高圧用素子の形成工程において熱拡散工程としてウェル領域をドライブ拡散するためのドライブ拡散工程が設けられているので、このドライブ拡散工程において発生するゲート酸化膜形成領域のＬＯＣＯＳ酸化膜近傍の部分への悪影響を取り除いて良質なゲート酸化膜を形成することができるようになる。
【００２２】
請求項８の発明によれば、高圧用素子として横方向二重拡散型ＭＯＳ（ＬＤＭＯＳ）トランジスタを形成するので、上述したように、そのウェル領域を形成する場合のドライブ拡散工程において発生するゲート酸化膜形成領域のＬＯＣＯＳ酸化膜近傍の部分への悪影響を取り除いて良質なゲート酸化膜を形成することができるようになる。
【００２３】
【発明の実施の形態】
（第１の実施形態）
以下、本発明を高圧用素子としてのＬＤＭＯＳ型トランジスタおよび論理回路用ＭＯＳ素子としてのＣＭＯＳ回路を備えた構成の集積回路素子を製造する場合の製造方法に適用した場合の第１の実施形態について図１ないし図４を参照して説明する。
【００２４】
図２は、集積回路素子２１の一部を模式的な断面構造で示すもので、高圧用素子であるｎチャンネル型のＬＤＭＯＳトランジスタ２２および論理回路用ＭＯＳ素子としてのｎチャンネル型ＭＯＳトランジスタ２３，ｐチャンネル型ＭＯＳトランジスタ２４で構成されるＣＭＯＳ論理回路部２５を示しており、これらＬＤＭＯＳトランジスタ２２とＣＭＯＳ論理回路部２５との間には素子を形成しないバッファ領域２６が設けられている。
【００２５】
次に、内部構造について説明する。集積回路素子２１は、シリコン基板２７上にシリコン酸化膜などの絶縁膜２８を介して単結晶シリコン薄膜部分を形成したいわゆるＳＯＩ基板に形成されたもので、この単結晶シリコン薄膜部分に形成されるＬＤＭＯＳトランジスタ２２，ＣＭＯＳ回路部２５およびバッファ領域２６のそれぞれの境界部分には絶縁膜２８の表面まで達するトレンチを形成して内部にシリコン酸化物としての絶縁膜２９を埋め込んだトレンチ分離されている。
【００２６】
ＬＤＭＯＳトランジスタ２２およびＣＭＯＳ回路部２５が形成される単結晶シリコン薄膜部分は、下層側に極めて低不純物濃度（真性半導体に近い不純物濃度）のｉ層３０ａが設けられると共に、その上層側には低不純物濃度のｎ型層３０ｂが設けられている。表面には所定のパターニングにより形成したＬＯＣＯＳ酸化膜３１が形成されている。ＬＤＭＯＳトランジスタ２２の形成領域にはＬＯＣＯＳ酸化膜３１の開口部のソース領域に対応してｐ型ウェル領域３２が所定深さまで形成され、そのｐ型ウェル領域３２と重なるようにして所定領域に形成されるｐ型チャンネル領域３３が形成されている。
【００２７】
また、このｐ型チャンネル領域３３内にはｎ型ソース領域３４およびウェルの電位をとる領域３５が形成されている。一方、低濃度ｎ型層３０ｂの表面の所定部位にはドレインコンタクト領域３６が形成されている。ｐ型チャンネル領域３３の表面部分には所定膜厚の高耐圧用のゲート酸化膜３７が設けられると共にポリシリコンをパターニングして形成したゲート電極３８が形成されている。ゲート電極３８および他の部分を全体に覆うように形成された保護膜３９の一部を開口させて、アルミニウム膜をパターニングして形成したソース電極４０およびドレイン電極４１が設けられている。
【００２８】
以上のようにｎチャンネル型のＬＤＭＯＳトランジスタ２２が構成されており、これにより、基板の表面側にｎ型ソース領域３４とドレインコンタクト領域３６とが配置形成される横型構造とされており、ゲート電極３８にゲートバイアスを印加することでソース電極４０とドレイン電極４１との間の通電を制御することができる。また、周知のようにこの構造では、二重拡散構造を採用するので、チャンネル長の形成精度が高くなると共に、素子の高耐圧化を図りやすく駆動用のトランジスタとして利用することができるものである。
【００２９】
また、ＣＭＯＳ回路部２５にはＬＯＣＯＳ酸化膜３１の開口部に対応して、ｎチャンネル型ＭＯＳトランジスタ２３を形成するためのｐ型ウェル領域４２およびｐチャンネル型ＭＯＳトランジスタ２４を形成するためのｎ型ウェル領域４３が形成されている。
【００３０】
これらｐ型ウェル領域４２およびｎ型ウェル領域４３のそれぞれの表面にはゲート酸化膜４４が形成され、ポリシリコンをパターニングして形成したゲート電極４５が形成される。そして、このゲート電極４５に対応してｐ型ウェル領域４２およびｎ型ウェル領域４３のそれぞれの表面部にはソース領域およびドレイン領域となる拡散領域４６が形成され、それぞれにアルミニウムをパターニングすることにより電極４７が形成されている。なお、図示の状態では、ｐ型ウェル領域４２のソース領域およびドレイン領域は形成方向の都合で現れない状態となっている。
【００３１】
以上のようにＣＭＯＳ回路部２５の一部が構成されており、これにより、ｎチャンネル型ＭＯＳトランジスタ２３およびｐチャンネル型ＭＯＳトランジスタ２４によりＣＭＯＳ論理回路が形成される。また、このＣＭＯＳ回路部２５による演算出力は、例えばＬＤＭＯＳトランジスタ２２の駆動信号として利用されるようになっている。
【００３２】
次に、上記構成の集積回路素子２１の製造工程について、本発明の要旨と関係する部分について図３および図４を参照して説明する。すなわち、ＬＤＭＯＳトランジスタ２２の製造工程においてｐ型チャンネル領域３３を形成する過程で発生する技術的課題を解決する製造工程を設けたところを中心として述べる。
【００３３】
図３（ａ）は、前述した図２の構成の集積回路素子２１を製造する途中の状態を示している。具体的には、ＳＯＩ基板として、シリコン基板２７上に絶縁膜２８を介してｉ層３０ａに相当する単結晶シリコン薄膜を形成したものを用い、これに、周知のドライエッチング処理などの方法により所定パターンのトレンチを形成して絶縁膜２９を埋め込んだ状態とし、この後、ｎ型不純物を表面から全面に導入拡散して低濃度ｎ型層３０ｂを所定深さまで形成している。
【００３４】
続いて、フォトリソグラフィ処理により表面の酸化膜にパターンを形成してｐ型不純物を導入してｐ型ウェル領域３２および４２を形成すると共にｎ型不純物を導入してｎ型ウェル領域４３を形成している。次いで、フォトリソグラフィ処理により窒化膜を所定パターンに形成してＬＯＣＯＳ酸化をしてＬＯＣＯＳ酸化膜３１を形成する。窒化膜を除去して同図（ａ）に示す状態となる。なお、この後、必要に応じて、仮酸化を行なって仮酸化膜をシリコン表面に形成した後、この仮酸化膜を除去して図示の状態とする。
【００３５】
次に、熱酸化により全面に酸化膜を形成し、続けてその表面にポリシリコン膜を積層形成し、これをフォトリソグラフィ処理によってフォトレジスト４８を所定形状にパターニングし、ポリシリコン膜および酸化膜をエッチング除去して、ゲート酸化膜３７およびゲート電極３８を形成する（同図（ｂ）参照）。
【００３６】
フォトレジスト４８を除去した後、全面にパッド酸化処理を行なってパッド酸化膜４９を積層形成し、この状態でフォトリソグラフィ処理によってｐ型チャンネル領域３３となる部分を開口するようにフォトレジストをパターニングし、この後、所定条件でイオン注入を行なう（同図（ｃ）参照）。
【００３７】
次に、熱拡散工程としてのチャンネルウェルドライブ拡散工程を行なう。これは、例えば、窒素雰囲気中で１０００℃以上の温度にて行なうもので、好ましくは１１５０℃あるいは１０５０℃などの温度で、イオン注入により導入された不純物が所定の深さまで拡散されるように時間を設定して行なわれる。これにより、図４（ａ）に示すように、ｐ型チャンネル領域３３が形成される。
【００３８】
なお、このチャンネルウェルドライブ拡散工程を実施することにより、パッド酸化膜４９を介してシリコンの表面に窒素が侵入し、窒化物を生成する。これは、特にＬＯＣＯＳ酸化膜３１を形成した部分に近い領域のシリコンの表面においてＬＯＣＯＳ酸化膜３１から受ける応力歪みに起因して起こる現象と考えられ、これによって前述したように、ゲート酸化膜の形成に支承を来しているものである。この場合、窒化物が形成されている量は、チャンネルウェルドライブ拡散工程の条件によって異なることが予想される。
【００３９】
この後、全面に形成されていたパッド酸化膜４９をエッチングにより除去し、犠牲酸化膜形成工程にて、熱酸化を行なうことにより所定膜厚の犠牲酸化膜５０を表面に全面に渡って形成する（同図（ａ）参照）。続いて、犠牲酸化膜剥離工程を実施して基板の全面に形成されている犠牲酸化膜５０をエッチングにより除去する。これにより、ＣＭＯＳ回路部２５のｐ型ウェル領域４２およびｎ型ウェル領域４３のそれぞれの表層の窒化されたシリコンが強制的に酸化されて犠牲酸化膜５０とした上で剥離されるので、窒素化合物に変質していないシリコンの表面を露出させた状態とすることができる。
【００４０】
なお、上述の犠牲酸化膜形成工程においては、犠牲酸化量つまり犠牲酸化膜５０形成する膜厚は、図１に示しているように、この後形成するＣＭＯＳ回路部２５のゲート酸化膜４４の特性と大きく関係しており、例えば、発明者らが実測した結果では、４０ｎｍ程度以上形成することでゲート酸化膜４４の絶縁耐圧が所定レベル（例えば７ＭＶ／ｃｍ）で且つプロセス変動の少ない安定領域に入ることが分かった。したがって、工程の余裕度を考慮して、例えば、５０ｎｍ程度ないし６０ｎｍ程度の膜厚の犠牲酸化膜５０を形成することが好ましい。なお、図中、異なる特性は、ＬＯＣＯＳ酸化膜３１により囲まれた領域の周囲長さが長い場合（三角印）と短い場合（丸印）とを示している。
【００４１】
さて、上述のようにして犠牲酸化膜５０を剥離すると、次に、ＣＭＯＳ回路部２５のゲート酸化膜４４を形成すべく、ゲート酸化工程を実施する。これは、所望の膜厚のゲート酸化膜４４を形成するように熱酸化処理を行なうものである。次いで、全面にポリシリコンを所定膜厚だけ形成し、フォトリソグラフィ処理によってパターニングすることで、ｎチャンネル型ＭＯＳトランジスタ２３およびｐチャンネル型ＭＯＳトランジスタ２４のゲート電極４５を形成する（同図（ｂ）参照）。
【００４２】
以下、周知の製造工程を実施することにより、ｐ型およびｎ型の不純物を導入してソースコンタクト領域３４，ウェルの電位をとる領域３５，ソース領域４６，ドレイン領域４６を形成し、保護膜３９を積層形成して所定部位に開口部を形成し、さらにアルミニウム膜を蒸着形成してパターニングすることにより電極４０，４１，４７を形成して集積回路素子２１を形成する。
【００４３】
このような本実施形態によれば、ＬＤＭＯＳトランジスタ２２のｐ型チャンネル領域３３を形成する際に行なうチャンネルウェルドライブ拡散工程を実施した後に、ＣＭＯＳ回路部２５のゲート酸化膜４４を形成する工程を実施する前に、犠牲酸化膜形成工程および犠牲酸化膜除去工程を所定条件で実施することにより、ゲート酸化膜４４の形成領域のシリコン表面に形成された窒化物を犠牲酸化膜５０に変化させた上で除去することができるようになり、ゲート酸化膜４４を均一で絶縁耐圧を安定したものとすることができるようになる。
【００４４】
この場合において、図１にも示したように、犠牲酸化膜５０の膜厚を４０ｎｍ以上に設定することで、ゲート酸化膜４４の絶縁耐圧特性が所定レベル以上で且つ安定領域となることを見出だし、工程の安定性を考慮して５０ｎｍ〜６０ｎｍ程度に形成するようにしたので、不必要に犠牲酸化膜５０を形成して剥離することによる他の酸化膜への悪影響を極力防止しながら、安定した電気的特性が得られるゲート酸化膜４４を確実に形成することができる。
【００４５】
（第２の実施形態）
図５および図６は、本発明の第２の実施形態を示すもので、以下、第１の実施形態と異なる部分について説明する。なお、この第２の実施形態においては、犠牲酸化膜形成工程および犠牲酸化膜剥離工程を複数回である２回に分けて実施するようにしたもので、２回目の犠牲酸化膜剥離工程ではＬＤＭＯＳトランジスタ２２側の犠牲酸化膜を残したままとし、ＣＭＯＳ回路部２５の犠牲酸化膜のみを剥離するようにしたところが異なるところである。
【００４６】
図５（ａ）は、チャンネルウェルドライブ拡散工程が終了した後に、第１回目の犠牲酸化膜形成工程を実施して所定膜厚の犠牲酸化膜５１を全面に形成した状態を示している。このとき犠牲酸化膜５１の形成膜厚は、第１の実施形態において説明した膜厚である５０〜６０ｎｍよりも薄く設定されており、例えば２５ｎｍ程度の膜厚だけ形成する。続いて、この犠牲酸化膜５１をエッチングにより剥離してｐ型チャンネル領域３３，ドレインコンタクト領域３６，ｐ型ウェル領域４２，ｎ型ウェル領域４３のシリコン面を露出させるようにする（同図（ｂ）参照）。
【００４７】
これにより、シリコン面が露出される部分では、チャンネルウェルドライブ拡散工程で窒化されたシリコンがある程度酸化されて犠牲酸化膜５１として剥離される。この場合、高圧用素子としてのＬＤＭＯＳトランジスタ２２においては、シリコンが窒化されることによる悪影響を大きく受けることはないので、犠牲酸化膜５１の膜厚が２５ｎｍ程度であっても十分にその効果を得ることができるが、ＣＭＯＳ回路部２５では、ゲート酸化膜４４を形成する領域であることから、電気的特性に対してより敏感に影響を受ける。
【００４８】
次に、第２回目の犠牲酸化膜形成工程を実施して残りの膜厚分（例えば２５ｎｍ程度）だけ犠牲酸化膜５２を全面に形成する（同図（ｃ）参照）。この後、フォトリソグラフィ処理によりフォトレジスト５３を塗布してＣＭＯＳ回路部２５の表面を露出させた状態にパターニングし、第２回目の犠牲酸化膜剥離工程を実施してＣＭＯＳ回路部２５の表面に形成されている犠牲酸化膜５２を剥離する（図６（ａ）参照）。
【００４９】
これにより、前述したチャンネルウェルドライブ拡散工程により発生したシリコンの窒化物を確実に除去することができ、ＣＭＯＳ回路部２５に形成するゲート酸化膜４４を均一に設けることができ、電気的特性を安定したものとすることができるようになる。また、このとき、ＬＤＭＯＳトランジスタ２２の表面をフォトレジスト５３により覆っているので、犠牲酸化膜５２のエッチング処理によるＬＯＣＯＳ酸化膜３１あるいは高耐圧用のゲート酸化膜３７などが悪影響を受けるのを極力低減でき、耐圧特性などの電気的諸特性の劣化を防止することができる。
【００５０】
この後、フォトレジスト５３を剥離し、ＣＭＯＳ回路部２５のゲート酸化膜４４を形成すると共にポリシリコンによるゲート電極４５を形成し（同図（ｂ）参照）、以下、前述と同様にして工程を進めることにより集積回路素子２１を形成する。
【００５１】
このような第２の実施形態によれば、犠牲酸化膜形成工程および犠牲酸化膜剥離工程を２回に分けて実施すると共に、第２回目の犠牲酸化膜剥離工程においては、ＬＤＭＯＳトランジスタ２２側に形成された犠牲酸化膜５２を剥離しないようにしているので、チャンネルウェルドライブ拡散工程を実施することに起因してゲート酸化膜４４の特性が劣化するのを確実に防止しながら、犠牲酸化膜剥離工程の実施時に発生しやすいＬＤＭＯＳトランジスタ２２の特性劣化も防止することができるようになる。
【００５２】
これは、犠牲酸化膜５１を厚く形成すると、犠牲酸化膜剥離工程でのエッチングに要する時間が長くなり、ＬＯＣＯＳ酸化膜３１の周辺にエッチングが及んでダメージが与えられ、ひいてはこれがＬＤＭＯＳトランジスタ２２の耐圧低下につながる。このとき、犠牲酸化膜５１のエッチング量が多くなると、さらに高耐圧用のゲート酸化膜３７が端部から浸食されてしまう場合があり、このような状態となると、この後のゲート電極３８を形成する際のポリシリコン膜が浸食された部分まで入り込んで最終状態まで残ることがある。すると、この浸食部に残存したポリシリコンの悪影響を受けて耐圧が低下してしまう不具合を引き起こす。そこで、この実施形態においては、このような事情を考慮して犠牲酸化膜５１のエッチング時間を少なくすることができることから、上述したような効果を得ることができるのである。。
【００５３】
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形また拡張できる。
高圧用素子は、ｎチャンネル型のＬＤＭＯＳトランジスタ２２に限らず、ｐチャンネル型のＬＤＭＯＳトランジスタでも良いし、両者を一体に設けらる構成の半導体装置にも適用できるし、さらには、縦形のＭＯＳトランジスタを用いる場合でも適用できる。加えて、ＭＯＳトランジスタのみならず、バイポーラトランジスタや、ダイオードあるいはサイリスタなどの他の高圧用の用途に使用される高圧用素子でも良い。
【００５４】
論理回路用のＭＯＳ素子は、ＣＭＯＳ回路部２５を構成するｎチャンネル型ＭＯＳトランジスタ２３やｐチャンネル型ＭＯＳトランジスタ２４に限らず、ｎチャンネル型ＭＯＳトランジスタのみを用いる構成の場合やｐチャンネル型ＭＯＳトランジスタのみを用いる構成の場合についても適用することができる。
【００５５】
第１の実施形態において、犠牲酸化膜剥離工程は、ＬＤＭＯＳトランジスタ２２側の犠牲酸化膜５０をフォトレジストで覆ってＣＭＯＳ回路部２５側の犠牲酸化膜５０のみを除去するようにしても良い。この場合は、ＬＤＭＯＳトランジスタ２２の表面に犠牲酸化膜５０が残るが、その犠牲酸化膜５０が残ることに起因して発生する電気的特性の劣化などの悪影響が少なく許容できる場合には、このようにしても差支えない。
【００５６】
犠牲酸化膜形成工程および犠牲酸化膜剥離工程を必要に応じて３回以上に分けて行なうこともできる。
第２の実施形態において、２回の犠牲酸化膜形成工程では、適宜の膜厚に犠牲酸化膜を形成することができる。この場合において、合計の犠牲酸化膜の膜厚が５０〜６０ｎｍ程度形成されることが条件となる。
チャンネルウェルドライブ拡散工程の実施条件が異なる場合に対応して、図１に相当するデータを得ることにより、犠牲酸化膜として必要な膜厚をゲート酸化膜の絶縁耐圧が安定領域に入る条件を求めて設定することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す犠牲酸化量とゲート酸化膜の絶縁耐圧との相関関係を示す図
【図２】対象となるＩＣチップの要部の模式的断面図
【図３】製造工程を示す模式的断面図（その１）
【図４】製造工程を示す模式的断面図（その２）
【図５】本発明の第２の実施形態の製造工程を示す模式的断面図（その１）
【図６】製造工程を示す模式的断面図（その２）
【図７】従来例の製造工程を示す模式的断面図
【図８】図７中でゲート酸化膜の膜厚が不均一となる部分を拡大して示す図
【符号の説明】
２１は集積回路素子、２２はＬＤＭＯＳトランジスタ（高圧用素子）、２３はｎチャンネル型ＭＯＳトランジスタ（論理回路用ＭＯＳ素子）、２４はｐチャンネル型ＭＯＳトランジスタ（論理回路用ＭＯＳ素子）、２５はＣＭＯＳ回路部、２６はバッファ領域、２７はシリコン基板、２８は絶縁膜、２９は絶縁膜、３０ａはｉ層、３０ｂはｎ型層、３１はＬＯＣＯＳ酸化膜、３２はｐ型ウェル領域、３３はｐ型チャンネル領域、３４はｎ型ソース領域、３６はドレインコンタクト領域、３７はゲート酸化膜、３８はゲート電極、３９は保護膜、４２はｐ型ウェル領域、４３はｎ型ウェル領域、４４はゲート酸化膜、４５はゲート電極、５０，５１，５２は犠牲酸化膜である。

Claims

ＬＯＣＯＳ酸化膜により周囲と区画された論理回路用のＭＯＳ素子を含んで構成される半導体装置の製造方法において、
前記ＬＯＣＯＳ酸化膜形成工程よりも後であって、且つ前記論理回路用のＭＯＳ素子のゲート酸化膜の形成工程よりも以前に窒素雰囲気中で行なう熱拡散工程が存在する場合に、その熱拡散工程の終了後で前記ゲート酸化膜の形成工程の実施に先だって行なう工程として、
前記ゲート酸化膜を形成する部分の半導体基板の表面に所定膜厚の犠牲酸化膜を熱酸化により形成する犠牲酸化膜形成工程と、
この犠牲酸化膜をエッチング処理して剥離することにより前記窒素雰囲気中で行なう熱拡散工程で生成される窒化物を除去する犠牲酸化膜剥離工程とを設けたことを特徴とする半導体装置の製造方法。
請求項１に記載の半導体装置の製造方法において、
前記犠牲酸化膜形成工程は、前記犠牲酸化膜の膜厚として、後の工程で形成するゲート酸化膜の絶縁耐圧が所定レベル以上となり且つその絶縁耐圧が犠牲酸化膜の膜厚依存性が少なくなる安定領域の膜厚に設定されていることを特徴とする半導体装置の製造方法。
請求項２に記載の半導体装置の製造方法において、
前記犠牲酸化膜形成工程は、前記犠牲酸化膜の膜厚として、前記熱拡散工程における処理温度および処理時間に応じて前記安定領域の膜厚となるように設定することを特徴とする半導体装置の製造方法。
請求項１ないし３のいずれかに記載の半導体装置の製造方法において、
前記犠牲酸化膜形成工程および前記犠牲酸化膜剥離工程を複数回に分けて実施し、各犠牲酸化膜形成工程において形成する犠牲酸化膜の膜厚の合計が所定膜厚となるように設定されていることを特徴とする半導体装置の製造方法。
請求項１ないし４のいずれかに記載の半導体装置の製造方法において、
前記犠牲酸化膜除去工程は、前記ゲート酸化膜を形成する対象領域を含んで必要な領域について選択的に実施することを特徴とする半導体装置の製造方法。
請求項５に記載の半導体装置の製造方法において、
前記犠牲酸化膜剥離工程は、複数回実施するうちの少なくとも最初の１回は全領域の犠牲酸化膜について剥離するように実施することを特徴とする半導体装置の製造方法。
請求項１ないし６のいずれかに記載の半導体装置の製造方法において、
前記半導体装置には、高圧用素子が形成され、その高圧用素子の形成工程において前記熱拡散工程としてウェル領域をドライブ拡散するためのドライブ拡散工程が設けられていることを特徴とする半導体装置の製造方法。
請求項７に記載の半導体装置の製造方法において、
前記半導体装置に形成される高圧用素子は横方向二重拡散型ＭＯＳ（ＬＤＭＯＳ）トランジスタであることを特徴とする半導体装置の製造方法。