CN100481375C - 用于浅沟槽隔离的双制衬的方法与结构 - Google Patents
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Abstract
一种用于制造设计规则小于0.13微米的集成电路器件的方法，包括提供衬底以及在衬底上形成氧化物垫层。该方法包括在氧化物垫层上形成氮化物层以及对氮化物层和氧化物垫层图案化。使用图案化的氮化物层和氧化物垫层作为硬掩模在衬底内形成沟槽结构。该方法通过至少使用对沟槽结构的暴露区域的第一热氧化而在沟槽结构内形成第一厚度的制衬氧化物来覆盖沟槽结构。这种第一热氧化在沟槽结构的拐角附近形成圆形区域。该方法选择性去除沟槽结构内的第一厚度的制衬氧化物。该方法通过至少使用第二热氧化在沟槽结构内形成第二厚度的制衬氧化物。第二热氧化使沟槽结构的拐角附近的圆形区域进一步圆化。该方法还选择性去除氮化物层，同时第二厚度的制衬氧化物保护沟槽区域中的衬底。
Description
技术领域
本发明一般地涉及集成电路以及用于制造半导体器件的集成电路加工方法。更具体地说，本发明提供了一种用于制造具有改进的沟槽隔离结构的高集成度电路器件的方法与器件。仅仅作为示例，本发明已经应用于具有特征尺寸小于0.13微米的高级集成电路器件。但是应当认识到，本发明具有更广阔的应用范围。例如，本发明可以应用于甚至更小的其它特征尺寸，例如0.11微米、0.09微米。
背景技术
集成电路(或“IC)已经从单个硅晶片上制备的少数互连器件发展成为数以百万计的器件。当前集成电路提供的性能和复杂度远远超出了最初的预想。为了在复杂度和电路密度(即，在给定的芯片面积上能够封装的器件数目)方面获得进步，最小器件的特征尺寸(又被称为器件“几何图形”)伴随每一代集成电路的发展而变得更小。现在，所制造的半导体器件的特征尺寸小于约1/4微米。
日益增加的电路密度不仅提高了集成电路的性能和复杂度，也降低了消费者的成本。集成电路制造设备可能要花费数亿甚至数十亿美元。每个制造设备具有一定的晶圆产量。每个晶圆上具有一定数量的集成电路。因此，通过将集成电路的个体器件制备得更小，可以在每个晶圆上制备更多器件，这增加了制造设备的产出。把器件制备得更小非常有挑战性，因为IC制造中使用的每道工艺都有极限。换句话说，给定的工艺通常只能向下达到某个特征尺寸，之后要么需要改变工艺要么需要改变器件的布图设计。这种极限的示例是形成更小且改进的隔离结构的能力。隔离结构难于形成，并且已经发展了多年。
仅仅作为示例，传统的隔离结构包括局域硅氧化(通常称作LOCOS)。LOCOS在之前的若干年里都很有效，但是现在正在被沟槽隔离结构所代替。这种沟槽隔离结构已被用于临界尺寸小于预定大小的器件。对于高级半导体器件，沟槽隔离已经部分替代了LOCOS。尽管沟槽隔离很有效，但是仍存在许多限制。在本说明书尤其在下文中描述了这些限制。
从上文可以看出，需要一种用于加工包括光掩模的半导体器件的改进技术。
发明内容
根据本发明，提供了包括用于制造半导体器件的方法在内的技术。更具体地说，本发明提供了一种用于制造具有改进的沟槽隔离结构的高集成度电路器件的方法与器件。仅仅作为示例，本发明已经应用于特征尺寸小于0.13微米的高级集成电路器件。但是应当认识到，本发明具有更广阔的应用范围。例如，本发明可以应用于甚至更小的其它特征尺寸，例如0.11微米、0.09微米。
在一个具体实施例中，本发明提供了一种用于制造设计规则小于0.13微米的集成电路器件结构的方法。该方法包括提供衬底以及在衬底上形成氧化物垫层。该方法包括在氧化物垫层上形成氮化物层，以及对氮化物层和氧化物垫层进行图案化。使用图案化的氮化物层和氧化物垫层作为硬掩模而在衬底内形成沟槽结构。在一些实施例中硬掩模没有上覆的光致抗蚀剂材料。该方法选择性刻蚀氧化物垫层的暴露区域的一部分以在衬底之上的氧化物垫层中形成底切(undercut)区域。该方法通过至少使用对沟槽结构的暴露区域的第一热氧化而在沟槽结构内形成第一厚度的制衬(liner)氧化物来覆盖沟槽结构，其中第一热氧化在沟槽结构的拐角附近形成圆形区域。该方法选择性去除沟槽结构内的第一厚度的制衬氧化物。该方法通过至少使用第二热氧化而在沟槽结构内形成第二厚度的制衬氧化物。第二热氧化使沟槽结构的拐角附近的圆形区域进一步圆化。该方法还选择性去除图案化的氮化物层，同时第二厚度的制衬氧化物保护沟槽区域中的衬底。
在另一具体实施例中，本发明提供了一种集成电路器件结构。该结构包括硅衬底，其具有由隔离区域约束的有源器件区域。在衬底的隔离区域中定义沟槽区域。氧化物垫层覆盖在硅衬底的有源器件区域上。该结构具有覆盖在氧化物垫层上的氮化物层以及覆盖在沟槽区域上的制衬氧化物层，从而保护沟槽区域免于至少使用磷酸进行的刻蚀。
在又一实施例中，本发明提供了一种用于制造设计规则小于0.13微米的集成电路器件结构的方法。该方法包括提供半导体衬底以及在半导体衬底上形成氧化物垫层。此外，该方法包括在氧化物垫层上形成氮化物层，以及对氮化物层和氧化物垫层进行图案化以定义沟槽区域。宽度小于0.3微米的沟槽结构是使用图案化的氮化物层和氧化物垫层作为硬掩模穿过图案化的沟槽区域在衬底内形成的。优选地，硬掩模没有上覆的光致抗蚀剂材料。该方法包括选择性刻蚀氧化物垫层的暴露区域的一部分以在衬底上的氧化物垫层中形成与图案化氮化物层相关联的底切区域。该方法在沟槽结构的暴露区域中形成第一厚度的制衬氧化物来覆盖沟槽结构。该第一厚度的制衬氧化物与暴露区域反应并且通过热氧化在沟槽结构的拐角附近形成圆形区域。该方法选择性地去除沟槽结构内的第一厚度的制衬氧化物以暴露沟槽结构。在暴露的沟槽结构中形成第二厚度的制衬氧化物来覆盖沟槽结构。第二厚度的制衬氧化物使沟槽结构的拐角附近的圆形区域进一步圆化达到曲率大于50纳米。该方法随后使用刻蚀工艺选择性去除图案化的氮化物层，同时第二厚度的制衬氧化物保护沟槽区域中的衬底免于被刻蚀。此外，根据应用，该方法在其它实施例中也可以使用单个制衬或两个以上制衬。
通过本发明，实现了许多优于传统技术的优点。例如，该技术方便使用依赖于现有技术的工艺。在一些实施例中，该方法在每个晶圆上的芯片方面提供了更高的器件产率。此外，该方法提供了与现有工艺技术兼容的工艺，而不用对现有设备和工艺进行实质性的修改。优选地，该技术基本消除或减少了由氮化物回拉(pullback)引起的沟槽区域损坏。取决于实施例，可以实现这些优点中的一个或多个。在本说明书尤其在下文中将详细描述这样或那样的优点。
参考随后的详细说明和附图，可以更全面地理解本发明的各种其它目的、特征和优点。
附图说明
图1—5是形成沟槽隔离结构的现有方法的简化侧视图；
图6—15是根据本发明实施例形成沟槽隔离结构的方法的简化侧视图；
图16—19是根据本发明实施例执行的实验的简化示图。
具体实施方式
根据本发明，提供了包括用于制造半导体器件的方法在内的技术。更具体地说，本发明提供了一种用于制造具有改进的沟槽隔离结构的高集成度电路器件的方法与器件。仅仅作为示例，本发明已经应用于特征尺寸小于0.13微米的高级集成电路器件。但是应当认识到，本发明具有更广阔的应用范围。例如，本发明可以应用于甚至更小的其它特征尺寸，例如0.11微米、0.09微米。
形成沟槽结构的现有方法如下所示：
1.提供硅衬底；
2.在衬底上形成氧化物垫；
3.在氧化物垫上形成氮化硅；
4.在氮化硅上覆盖光致抗蚀剂；
5.图案化光致抗蚀剂；
6.利用图案化的光致抗蚀剂来刻蚀氮化硅和氧化物垫；
7.剥离光致抗蚀剂；
8.利用图案化的氮化硅和氧化物垫来刻蚀沟槽区域；
9.执行氮化物回拉；
10.在回拉期间引起沟槽区域损坏；
11.执行垫底切刻蚀；
12.在沟槽内生长制衬氧化物；以及
13.利用电介质填充材料填充沟槽结构。
这些步骤描述了形成隔离区域的沟槽结构的现有方法。该现有方法引起沟槽区域的损坏，这引起不均匀的隔离区域，进而产生了有源器件的可靠性问题。现有方法的其它细节将在本说明书尤其是在下文中进行描述。
图1—5是形成沟槽隔离结构的现有方法的简化侧视图。如图所示，该方法开始于提供硅衬底101。在硅衬底的表面上生长上覆的氧化物垫层103。该方法在氧化物垫层上形成氮化硅层105。所得的结构进行图案化。
光致抗蚀剂膜201被覆盖在氮化硅层的表面上。光致抗蚀剂膜被图案化以形成开口区域201。该方法执行刻蚀工艺去除氧化物层和氮化物层的一部分以进行图案化。氧化硅层和氮化硅层现在用作进一步刻蚀的硬掩模。该方法使用反应离子刻蚀来形成沟槽结构，根据具体实施例，沟槽结构的深度通常为4000埃且宽度为0.2微米。反应离子刻蚀使用含氯气的物质，但是也可以使用其它物质。
现有的方法使用“回拉”工艺去除氮化物层的一部分。氮化物回拉工艺减小氮化物层303的宽度，从而暴露出下面的氧化物垫层的一部分。回拉工艺通常使用选择性的湿刻蚀剂。刻蚀剂通常是磷酸，但也可以是其它物质。如图所示，传统的回拉工艺使区域305的表面粗糙，该表面是沟槽的外壁。这里，硅被暴露并且经受硅酸的作用。参考图4，现有方法随后执行氧化物底切工艺401，该工艺修整氧化物垫。氧化物底切工艺通常是使用缓冲氧化物刻蚀(例如，BOE)进行的，但是也可以使用氢氟酸(例如，HF)。该方法随后氧化沟槽的暴露表面，其形成区域501。区域501是轻微的底切区域。底切导致下述限制，例如栅极氧化物质量、阈值电压问题等。我们已经知晓并将在下文中详细描述这些限制。
一种根据本发明实施例形成沟槽结构的方法如下所述：
1.提供硅衬底；
2.在衬底上形成氧化物垫；
3.在氧化物垫上形成氮化硅；
4.在氮化硅上覆盖光致抗蚀剂；
5.图案化光致抗蚀剂；
6.利用图案化的光致抗蚀剂刻蚀氮化硅和氧化物垫；
7.剥离光致抗蚀剂；
8.利用图案化的氮化硅和氧化物垫来刻蚀沟槽区域；
9.执行垫底切刻蚀；
10.在沟槽内生长第一厚度的制衬氧化物以圆化接近沟槽开口处的拐角；
11.去除第一厚度的制衬氧化物；
12.在沟槽内生长第二厚度的制衬氧化物以进一步圆化接近沟槽开口处的拐角；
13.回拉氮化物层，同时使用制衬氧化物来保护沟槽；
14.利用电介质填充材料来填充沟槽结构；
15.执行所需的其它步骤。
这些步骤描述了根据本发明实施例形成隔离区域的沟槽结构的方法。该方法在氮化物回拉期间不会损坏沟槽区域。因此与现有器件相比，所得结构的可靠性得到改进。在本说明书尤其是下文中描述了现有方法的其它细节。
图6—15是根据本发明实施例形成沟槽隔离结构的方法的简化侧视图。这些示图仅仅是示例，其不应当不适当地限制权利要求的范围，本领域普通技术人员将认识到许多变化、替换和修改形式。如图所示，方法开始于提供硅衬底601。在硅衬底的表面上生长上覆的氧化物垫层603。该方法在氧化物垫层上形成氮化硅层605。所得的结构被图案化。
光致抗蚀剂膜701被覆盖在氮化硅层的表面上。光致抗蚀剂膜被图案化以形成开口区域703。该方法执行刻蚀工艺去除氧化物层和氮化硅层的一部分803用于进行图案化。氧化硅层和氮化硅层现在是用于进一步刻蚀的硬掩模。参考图9，本方法使用反应离子刻蚀形成沟槽结构，根据具体实施例，该沟槽结构的深度为4000埃且宽度为0.2微米。反应离子刻蚀使用含氯气的物质，但是也可以使用其它的物质。
接下来，该方法包括氧化物垫底切工艺，如图10的简化横截面视图所示的那样。氧化物垫底切工艺产生底切氧化物垫1001。此外，沿着沟槽的开口1003和沟槽结构的底部拐角通常形成尖锐的拐角。尖锐的拐角通常曲率半径小于约50nm。该方法执行热氧化物层生长工艺，该工艺使拐角1101和1103圆化，如图11的简图所示。热氧化物形成层1105，层1105的厚度至少100埃，但是可以更小。热氧化物层的厚度优选约110埃。热氧化物层是在约1100摄氏度的热炉中使用适当的干燥工艺(例如进行氧化)形成的。参考图12，热氧化物被选择性地去除以露出沟槽结构内部的裸硅1201。优选地，使用氢氟酸浸渍等来产生选择性去除。或者，也可以使用选择性离子刻蚀。氧化物垫也被再次地轻微底切。热氧化物使拐角圆化，圆化拐角的曲率半径在50nm到70nm之间。
该方法进行第二热氧化物层生长工艺，其圆化拐角1301和1305，如图13的简图所示。热氧化物形成层1303，层1303的厚度至少100埃，但是可以更小。热氧化物层的优选厚度约100埃。热氧化物层是在约1100摄氏度的热炉中使用适当的干燥工艺(例如进行氧化)形成的。热氧化物再次对拐角圆化，圆化拐角的曲率半径在30nm至70nm之间。
参考图13，热氧化物保持在沟槽的表面上以免裸硅暴露。本发明使用“回拉”工艺去除氮化物层的一部分，同时热氧化物保护硅的暴露部分。氮化物回拉工艺使氮化物层1401的宽度减小。回拉工艺通常使用选择性的湿刻蚀剂。刻蚀剂通常是磷酸，但也可以是其它物质。如图所示。回拉工艺产生平滑的表面区域1403，表面区域1403是沟槽的外壁。这里，沟槽中的硅没有被暴露且没有被氢氟酸作用。该方法在沟槽区域形成充分平滑的表面，其表面粗糙度小于20埃。该方法利用电介质材料填充沟槽区域，如图15所示。当然，本领域普通技术人员将认识到许多变化、替换和修改形式。
上面的步骤序列提供了一种根据本发明实施例的方法。也可以提供其它的替换形式，其中在不脱离权利要求范围的条件下添加或去除一个或多个步骤，或者以不同的顺序提供一个或多个步骤。
实验：
为了验证本发明的原理和操作，我们进行了实验。我们使用上面提到的工艺步骤。P型硅晶圆被用作原材料。使用热氧化工艺生长厚度达到110埃的上覆氧化物垫层。在约900摄氏度的温度下向热炉填充氧气一个小时(时间周期)。氮化硅层生长在氧化物垫层之上。氮化硅层是CVD氮化物，但也可是其它类型的氮化物。
光致抗蚀剂膜被覆盖在氮化硅层的表面之上。光致抗蚀剂膜被图案化以形成开口区域。利用刻蚀工艺对氮化物和氧化物垫图案化。这种刻蚀工艺在反应离子刻蚀器中使用氯气。反应离子刻蚀被用来形成沟槽结构，根据具体实施例，沟槽结构的深度通常在4500埃且宽度在0.2微米。反应离子刻蚀使用含氯气的物质。在围绕沟槽结构的地方形成了硅材料的岛状物。这种岛状物的宽度约0.18微米。
接下来，我们使用HF浸渍以底切氧化物垫，这沿着沟槽的开口和沟槽解哦故的底部拐角形成了尖锐的拐角。该尖锐拐角通常具有小于约10nm的曲率半径。在约1100摄氏度的温度下使用干法氧化工艺来生长弧度为110埃的热氧化物。热氧化物引起拐角的圆化，圆化拐角的曲率半径在30nm至70nm之间，如图16所示。热氧化物被使用氢氟酸浸渍选择性去除，以包括沟槽结构内部的裸硅。氧化物垫也再次被轻微底切。作为对比，我们也执行了现有方法，其在沟槽区域中产生粗糙表面，如图17所示。
实验还使用了第二热氧化物层生长工艺，该工艺再次圆化拐角，如图18所示。热氧化形成厚度至少为110埃的氧化物层。热氧化物层是在约1100摄氏度的热炉中使用干燥工艺形成的。热氧化使拐角进一步被圆化，圆化拐角的曲率半径在30nm至70nm之间。
我们在热氧化物保护硅的裸露部分的同时回拉氮化物层。氮化物回拉工艺使氮化物层的宽度减小。回拉工艺使用磷酸，并且在沟槽中产生平滑的表面区域。沟槽中的硅没有被暴露且没有被磷酸作用。该方法在沟槽区域中形成表面粗糙度小于20埃的充分平滑表面。
我们还测试了各种器件的阈值电压偏移来彼此进行比较，如图19所示。如所示，竖直轴代表MOS器件的阈值电压(Vth)，已经描绘了阈值电压与线宽的曲线图。每条曲线表示不同的工艺。曲线1905代表现有工艺，其在0.18微米后引起阈值电压漂移。曲线1903和1901对应于本工艺过程。曲线1903对应于氮化物回拉之前的一次制衬氧化物，曲线1901对应于氮化物回拉前的两次制衬氧化物工艺(已在上文描述)。如上所述，两次制衬氧化物工艺使沟槽的拐角区域更为圆化，这被认为减小了栅极氧化物应力。当然，本领域普通技术人员将认识到许多变化、替换和修改形式。此外，本实验不是想要限制这里权利要求的范围。
还应当理解，这里所描述的示例和实施例只是为了说明的目的，本领域的普通技术人员可以根据上述实施例对本发明进行各种修改和变化。这些修改和变化都在本申请的精神和范围内，并且也在权利要求的范围内。
Claims (13)
1.一种用于制造设计规则小于0.13微米的集成电路器件结构的方法，所述方法包括：
提供衬底；
在所述衬底上形成氧化物垫层；
在所述氧化物垫层上形成氮化物层；
对所述氮化物层和所述氧化物垫层图案化；
使用图案化的氮化物层和氧化物垫层作为硬掩模在所述衬底的厚度内形成沟槽结构，所述硬掩模没有上覆的光致抗蚀剂材料；
选择性刻蚀所述氧化物垫层的暴露区域的一部分以在所述衬底之上的氧化物垫层中形成底切区域；
通过至少使用对所述沟槽结构的暴露区域的第一热氧化而在所述沟槽结构内形成第一厚度的制衬氧化物来覆盖所述沟槽结构，其中所述第一热氧化在所述沟槽结构的拐角附近形成圆形区域；
选择性去除所述沟槽结构内的第一厚度的制衬氧化物；
通过至少使用第二热氧化而在所述沟槽结构内形成第二厚度的制衬氧化物，其中所述第二热氧化使所述沟槽结构的拐角附近的圆形区域进一步圆化；以及
选择性去除图案化的氮化物层，同时第二厚度的制衬氧化物保护所述沟槽区域中的衬底。
2.如权利要求1所述的方法，其中所述选择性刻蚀工艺是包括含氟物质在内的湿法浸渍。
3.如权利要求1所述的方法，其中选择性去除图案化的氮化物层的步骤是至少使用磷酸的氮化物回拉工艺。
4.如权利要求3所述的方法，还包括在形成所述具有第二厚度的制衬氧化物之后用电介质材料填充所述沟槽区域，所述电介质材料是化学气相沉积氧化物。
5.如权利要求4所述的方法，其中所述化学气相沉积氧化物是高密度等离子体工艺。
6.如权利要求1所述的方法，其中所述沟槽结构具有小于0.21微米的宽度。
7.如权利要求1所述的方法，其中所述集成电路器件至少是0.13微米的技术。
8.如权利要求1所述的方法，其中所保护的沟槽结构没有尺寸大于100埃的表面不均匀性。
9.如权利要求1所述的方法，其中被进一步圆化的区域具有范围在30nm至70nm的曲率半径。
10.一种用于制造设计规则小于0.13微米的集成电路器件结构的方法，所述方法包括：
提供半导体衬底；
在所述半导体衬底上形成氧化物垫层；
在所述氧化物垫层上形成氮化物层；
对所述氮化物层和所述氧化物垫层图案化以定义沟槽区域；
利用图案化的氮化物层和氧化物垫层作为硬掩模穿过图案化的沟槽区域在所述衬底的厚度内形成宽度小于0.2微米的沟槽结构，所述硬掩模没有上覆的光致抗蚀剂材料；
选择性刻蚀所述氧化物垫层的暴露区域的一部分以在所述衬底上的氧化物垫层中形成与图案化的氮化物层相关联的底切区域；
在所述沟槽结构的暴露区域中形成第一厚度的制衬氧化物来覆盖所述沟槽结构，其中所述第一厚度的制衬氧化物与暴露区域反应并且通过热氧化在所述沟槽结构的拐角附近形成圆形区域；
选择性地去除所述沟槽结构内的第一厚度的制衬氧化物以暴露所述沟槽结构；
在暴露的沟槽结构中形成第二厚度的制衬氧化物来覆盖所述沟槽结构，其中所述第二厚度的制衬氧化物使所述沟槽结构的拐角附近的圆形区域进一步圆化达到大于30纳米的曲率；以及
使用刻蚀工艺选择性去除图案化的氮化物层，同时第二厚度的制衬氧化物保护所述沟槽区域中的衬底免于被刻蚀。
11.如权利要求10所述的方法，其中所述半导体衬底是硅晶圆。
12.如权利要求10所述的方法，其中选择性去除图案化的氮化物层所使用的刻蚀工艺至少使用磷酸。
13.如权利要求10所述的方法，其中所述沟槽区域的粗糙度的特征尺寸小于20埃。
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