CN101621029B - 有选择的反窄宽度效应的dram单元结构及其生成方法 - Google Patents

有选择的反窄宽度效应的dram单元结构及其生成方法 Download PDF

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Abstract

本发明提供了一种有选择的反窄宽度效应的DRAM单元结构及其生成方法。一种用于集成电路的浅沟槽隔离结构。该结构包括半导体衬底以及覆盖半导体衬底的缓冲氧化物层。垫氮化物层覆盖缓冲氧化物层。形成围绕沟槽区周围的注入区。在半导体衬底内形成沟槽区。沟槽区的下宽度小于0.13微米且上宽度小于0.13微米。变圆边缘区位于包围沟槽区外围的半导体衬底的一部分中。变圆边缘的曲率半径大于约0.02μm。在沟槽区内形成平坦化的高密度等离子体填充材料。所述结构具有半导体衬底内并且与沟槽区的附近邻接的P阱区。沟道区位于半导体衬底内的P阱区内。注入区的浓度大于注入到沟道区中的杂质量的2倍。

Description

有选择的反窄宽度效应的DRAM单元结构及其生成方法 
技术领域
本发明涉及集成电路以及其用于半导体器件制造的处理。更具体地，本发明提供了一种制造隔离结构的方法和结构，其中所述隔离结构用于动态随机存取存储器件，即通常所说的DRAM。但是应认识到，本发明具有更广阔的应用范围。 
背景技术
集成电路已经从制造在单个硅芯片上的少数互连器件发展成为数百万个器件。常规集成电路提供的性能和复杂度已经远远超过了最初的想象。为了改进复杂度和电路密度(即，能够被封装在给定芯片面积上的器件数)，最小器件特征尺寸，也称为器件“几何形状”，已经随着每一代集成电路而变得更小。 
增加电路密度不仅改进了集成电路的复杂度和性能，还为消费者提供了成本更低的零件。集成电路或芯片制造设备将花费几亿甚至是几十亿美元。每个制造设备都将具有一定的晶片生产量，并且在每个晶片上都将有一定数量的集成电路。因此，通过使集成电路的各个器件更小，就可以在每个晶片上制造更多的器件，从而增加制造设备的产量。使器件更小是非常有挑战性的，因为在集成制造中用到的每个工艺都是有局限的。也就是说，一个给定的工艺一般只向下工作到某一特征尺寸，并且然后该工艺或器件配置就需要变化。另外，由于器件要求越来越快的设计，因此对于某些常规工艺和材料也存在工艺限制。 
该工艺的一个实例是制造用于存储器器件，例如动态随机存取存储器集成电路，的隔离结构。除了别的以外，这样的隔离结构包括通常被称为LOCOS的硅的局部氧化以及被称为STI的浅沟槽隔离。虽然这样的设计已经取得了显著的进步，但是仍有许多局限。仅作为实例，这些设计必须变得越来越小，但是仍提供电隔离特性。另外，这些隔离结构经常很难被制造，并且一般都要求复杂的制造工艺和结构。此外，这些存储器器件经常存在通常称为INWE的所谓的反窄宽度效应问题。将在 整个说明书且更具体地是在以下对这些以及其他局限进行更详细的描述。 
从上面可以看出，需要有一种用于处理半导体器件的改进的方法。 
发明内容
根据本发明，提供了对用于半导体器件制造的集成电路进行处理的技术。更具体地，本发明提供了一种制造用于动态随机存取存储器件-即通常所说的DRAM-的隔离结构的方法和结构。但是应理解，本发明具有更广阔的应用范围。 
在一具体实施例中，本发明提供了一种用于浅沟槽隔离结构的方法，所述浅沟槽隔离结构用于集成电路，例如动态随机存取存储器件。所述方法包括提供半导体衬底，例如硅晶片。所述方法形成覆盖所述半导体衬底的缓冲氧化物层，并形成覆盖所述缓冲氧化物层的垫氮化物层。所述方法还包括图案化所述垫氮化物层，以暴露对应于沟槽区的半导体衬底的一部分。所述方法使用图案化的垫氮化物层、用小于45度的注入角来注入P型材料，以形成围绕沟槽区周围的注入区。所述方法包括形成覆盖图案化的氮化物层以及半导体衬底的注入区的氧化物材料覆盖层。所述方法有选择地去除氧化物材料，以留下面对半导体衬底的暴露部分的所述垫氮化物层的边缘上的侧壁间隔物层。所述方法使用图案化的垫氮化物以及侧壁间隔物作为保护层，并且对所述半导体衬底的暴露部分进行蚀刻，以在半导体衬底内形成沟槽区。优选地，所述沟槽区的深度不大于2500埃，下宽度小于0.13微米，并且上宽度小于0.13微米。有选择地去除垫氮化物边缘上的侧壁间隔物。所述方法在沟槽区的边缘上进行软蚀刻，以使得所述边缘变圆。优选地，减小尖锐边缘(例如90度角或薄角区(例如0.01μm或更小))，以使得沟槽区外围上的边缘变圆。所述方法进行高密度等离子体化学气相沉积工艺，以用介电材料来填充所述沟槽区。所述方法对高密度等离子体化学气相沉积工艺介电材料进行平坦化，直到露出图案化的垫氮化物层的一部分。所述图案化的垫氮化物层被剥离。所述方法在半导体衬底内形成P阱区，并使用含硼物质在半导体衬底内形成沟道区。 
在一个替选的具体实施例中，本发明提供了一种用于浅沟槽隔离结 构的方法，所述结构用于集成电路，例如动态随机存取存储器件。所述方法包括提供半导体衬底，例如硅晶片。所述方法形成覆盖半导体衬底的缓冲氧化物层，并形成覆盖所述缓冲氧化物层的垫氮化物层。所述方法还包括图案化垫氮化物层，以暴露对应于沟槽区的半导体衬底的一部分。优选地，所述沟槽区的下宽度小于0.13微米且上宽度小于0.13微米。所述方法使用图案化的垫氮化物层、用小于45度的注入角来注入P型材料，以形成围绕沟槽区周围的(例如连续的)注入区。所述方法包括形成覆盖图案化的氮化物层以及半导体衬底的注入区的氧化物材料覆盖层。所述方法有选择地去除氧化物层材料，以留下面对半导体衬底的暴露部分的所述垫氮化物层边缘上的侧壁间隔物。所述方法使用图案化的垫氮化物以及侧壁间隔物作为保护层对半导体衬底的暴露部分进行蚀刻，以在半导体衬底内形成沟槽区。有选择地去除垫氮化物边缘上的侧壁间隔物。所述方法在沟槽区的边缘上进行软蚀刻，以使得所述边缘变圆，所述变圆边缘的曲率半径大于约0.02μm。所述方法进行高密度等离子体化学气相沉积工艺以填充所述沟槽区，并且对所述高密度等离子体化学气相沉积的介电材料进行平坦化以暴露图案化的垫氮化物层。所述图案化的垫氮化物层被剥离。所述方法在半导体衬底内形成P阱区，并且使用含硼物质在半导体衬底内形成沟道区。优选地，所述注入区具有大于注入到沟道区中的杂质量的2倍的选择浓度。 
在另一个替选具体实施例中，本发明提供了一种用于集成电路的浅沟槽隔离结构。所述结构包括半导体衬底以及覆盖所述半导体衬底的缓冲氧化物层。垫氮化物层覆盖缓冲氧化物层。形成围绕沟槽区周围的注入区。在半导体衬底内形成沟槽区。所述沟槽区的下宽度小于0.13微米且上宽度小于0.13微米。变圆边缘区位于围绕所述沟槽区外围的半导体衬底的一部分内。变圆边缘的曲率半径大于约0.02μm。在沟槽区内形成平坦化高密度等离子体填充材料。所述结构具有在半导体衬底内并且与所述沟槽区的附近邻接的P阱区。沟道区处于所述半导体衬底内的P阱区内。所述注入区的浓度大于注入到沟道区中的杂质量的2倍。 
通过本发明实现了胜于常规方法的许多好处。例如，本技术很容易就可以使用依赖于常规技术的工艺。在一些实施例中，所述方法提供了更高的以每晶片的晶粒(die)数表示的器件产量。另外，所述方法还提供了与常规工艺技术兼容的工艺，而无需对常规设备和工艺进行实质 性修改。优选地，本发明提供了用于0.13微米及更小的设计规则的改进的工艺集成。另外，本发明提供了可以实现改进的电特性的隔离结构。优选地，本发明可以防止通常称为INWE的反窄宽度效应。在某些实施例中，本发明在使用少量沟道剂量的情况下提供了较高的阈值电压。常规器件中更大的沟道剂量导致动态随机存取存储单元的沟道与存储节点之间较高电场。所述较高电场通常是不希望的。本发明可以实现存储节点与沟道之间较低的电场，这提供了改进的数据保持。根据所述实施例，可以实现这些好处中的一个或多个。这些以及其他好处将在整个说明书中且更具体地是在以下进行更详细地描述。 
参考随后的详细说明以及附图，本发明的各种另外的目的、特征以及优点将会变得更易于理解。 
附图说明
图1至10为说明根据本发明的一个实施例的制造用于动态随机存取存储器件的隔离结构的方法的简化图； 
图11为根据本发明的一个实施例的隔离结构的简化顶视图；以及 
图12为根据本发明的一个实施例的动态随机存取存储单元的阈值电压与沟道宽度关系的曲线的简化图。 
具体实施方式
根据本发明，提供了对用于半导体器件制造的集成电路进行处理的技术。更具体地，本发明了提供了一种制造隔离结构的方法和结构，其中所述隔离结构用于动态随机存取存储器件，即通常所说的DRAM。但是应理解，本发明具有更广阔的应用范围。 
制造用于集成电路的浅沟槽隔离结构的方法可以简单概括如下。 
1.提供半导体衬底，例如硅晶片； 
2.形成覆盖半导体衬底的缓冲氧化物层； 
3.形成覆盖缓冲氧化物层的垫氮化物层； 
4.图案化垫氮化物层，以暴露对应于沟槽区的半导体衬底的一部分； 
5.使用图案化的垫氮化物层作为掩蔽材料、以小于45度的注入角来注入P型材料，以形成围绕沟槽区周围的注入区； 
6.形成覆盖半导体衬底的注入区以及图案化的氮化物层的氧化物材料覆盖层； 
7.有选择地去除氧化物层材料，以留下面对半导体衬底的暴露部分的垫氮化物层的边缘上的侧壁间隔物； 
8.使用图案化的垫氮化物以及侧壁间隔物作为保护层； 
9.对半导体衬底的暴露部分进行蚀刻，以在半导体衬底中形成沟槽区； 
10.有选择地去除垫氮化物边缘上的侧壁间隔物； 
11.在沟槽区的边缘上进行软蚀刻，以使得所述边缘变圆，所述边缘的曲率半径大于约0.02μm； 
12.进行高密度等离子体化学气相沉积工艺以填充沟槽区； 
13.对高密度等离子体化学气相沉积的介电材料进行平坦化，直到露出图案化的垫氮化物层的一部分； 
14.剥离图案化的垫氮化物层； 
15.在半导体衬底中形成P阱区； 
16.在半导体衬底中使用含硼物质形成沟道区，因此注入区具有大于注入到沟道区中的杂质量的2倍的选择浓度； 
17.根据需要进行其他步骤。 
以上步骤序列提供了一种根据本发明的一个实施例的方法。如所示，该方法使用了步骤组合，所述步骤包括形成动态随机存取存储器件的隔离区的方式。当然，在不背离这里的权利要求的范围的情况下，也 可以提供其中增加了步骤、去除了一个或多个步骤或者以不同序列提供了一个或多个步骤的其他替选。可以在整个说明书且更具体地是在以下找到本方法的进一步细节。 
图1至10为说明根据本发明的一个实施例的制造用于动态随机存取存储器件的隔离结构的方法的简化图，其中图1示出缓冲氧化→垫氮化物沉积→STI图案限定→氮化物和氧化物干蚀刻→PR剥离的过程，图2示出STI角注入(硼，倾斜)→注入退火(RTA或炉内退火)的过程，图3示出间隔物氧化物沉积的过程，图4示出间隔物氧化物干蚀刻的过程，图5示出硅干蚀刻的过程，图6示出用于间隔物氧化物去除的湿蚀刻→硅软干蚀刻的过程，其中软蚀刻的目的是使得STI顶角变圆，图7示出间隙填充材料沉积(HDP)→STI CMP的过程，图8示出氧化物湿蚀刻(用于控制有效的Fox高度)→垫氮化物湿蚀刻(热H3PO4)的过程，图9示出通过注入的阱和沟道形成的过程，图10示出栅氧化物预清洗→栅氧化→栅材料沉积的过程。这些图仅仅是实例，其不应过度限制这里的权利要求的范围。本领域普通技术人员应理解其他变化、修改以及替选。如所示，方法100包括提供半导体衬底101，例如硅晶片、绝缘体上硅。所述方法形成覆盖半导体衬底的缓冲氧化物层103(例如，热氧化物)，并且形成覆盖缓冲氧化物层的垫氮化物层105(或其他类似材料)。所述方法还包括图案化垫氮化物层，以暴露对应于沟槽区的半导体衬底的一部分109。图案化工艺使用光刻层107，使用了公知的方法来提供所述光刻层107。 
参考图2，所述方法使用图案化的垫氮化物层来注入P型材料201。优选地，所述方法用小于45度或其他的注入角来形成围绕沟槽区周围的注入区103。优选地，P型材料的注入使用浓度范围从大约1.0e11至大约5.0e13原子/平方厘米以及在30keV或其他适当能量的含磷杂质。优选地，注入区经受退火，包括快速热退火和/或炉内退火203。快速热退火在大约850℃至大约1050℃的温度进行，但也可以在其他温度进行。炉内退火在大约850℃进行大约10至大约20分钟。 
如图3中所示，所述方法包括形成覆盖图案化的氮化物层以及半导体衬底的注入区303的氧化物材料覆盖层301。使用CVD工艺来形成覆盖氧化物层，并且覆盖氧化物层的厚度为大约100和500埃。所述方法有选择地去除氧化物材料，以留下面对半导体衬底的暴露部分的垫氮化物层的边缘上的侧壁间隔物401(图4)。优选地，使用了各向异性刻蚀技术。各向异性刻蚀技术在等离子体环境下使用含合适物质的物质。 
如图5中所示，所述方法使用图案化的垫氮化物以及侧壁间隔物作为保护层，对半导体衬底的暴露部分501进行蚀刻，以在半导体衬底中形成沟槽区。优选地，沟槽区的深度不大于2500埃，下宽度小于0.13微米，并且上宽度小于0.13微米。如图6所示，有选择地去除垫氮化物边缘上的侧壁间隔物。接下来，所述方法对沟槽区的边缘进行软蚀刻以使得所述边缘变圆，所述边缘的曲率半径大于约0.02μm。使用各向异性干刻蚀工艺来进行软蚀刻。所述软蚀刻包括使用含氟物质的等离子体蚀刻工艺，因此所述软蚀刻去除小于500埃的半导体衬底的一部分。 
参考图7，所述方法进行高密度等离子体化学气相沉积工艺，以便用介电材料701来填充沟槽区。介电材料可以为任何适当的绝缘材料，如氧化物、CVD氧化物等。标号703表示在其中停止进行化学机械抛光工艺的区域。接下来，所述方法通过化学机械抛光对高密度等离子体化学气相沉积工艺产生的绝缘层进行平坦化，以暴露图案化的垫氮化物层。剥离图案化的垫氮化物层。如所示，绝缘填充材料的有效高度803高于垫氧化物层。也就是说，表面区805在表面区801的上面突出一定高度。 
参考图9，所述方法在半导体衬底中形成P阱区903。在一具体实施例中，使用含磷物质的P阱区在大约150至250keV的能量、以10×1012原子/平方厘米提供。所述方法还使用含硼物质在半导体衬底中形成沟道区901。在一具体实施例中，沟道区在范围大约30keV至大约40keV的能量、以1.5×1013原子/平方厘米提供。优选地，注入区具有大于注入到沟道区中的杂质量的2倍的选择浓度。所述方法进行栅氧化物层预清洗工艺，随后对栅氧化物层1001进行热氧化。栅电极区1003覆盖栅氧化物层。形成覆盖栅电极区的氮化物盖层1005。使用其他步骤来完成所述半导体集成电路。以下提供了图10的结构的顶视图的细节。 
图11为根据本发明的一个实施例的隔离结构的简化顶视图1100。该图仅仅是实例，其不应过度限制这里的权利要求的范围。本领域普通技术人员应理解其他变化、修改以及替选。如所示，隔离结构1100包围有源区1101。栅电极1103穿过有源区以及隔离结构的一部分。参考线A至A’说明了先前图的截面图。本发明得到基本上不受常规技术局限的影响的器件。 
图12为根据本发明的一个实施例的动态随机存取存储单元的阈值电压与沟道宽度关系的曲线1200的简化图。该图仅仅是实例，其不应过度限制这里的权利要求的范围。本领域普通技术人员应理解其他变化、修改以及替选。如所示，该图包括沿着图示竖直轴的电压1201，其与水平轴1203上的沟道宽度相对。所得结构在电压阈值Vt 1208工作，并且在反窄宽度效应区1211或窄宽度效应区1209中不工作，反窄宽度效应区1211和窄宽度效应区1209的特征在于低电压估值。优选地，本注入区保持大约200毫伏的所得晶体管的阈值电压，以便于不受反窄宽度效应的影响。 
可以理解，这里描述的实例和实施例仅用于说明的目的，根据它的各种修改或变化将由本领域技术人员想到，并且应包括在本申请的精神和范围以及所附权利要求的范围内。 

Claims (19)

1.一种用于浅沟槽隔离结构的方法，其中所述浅沟槽结构用于集成电路，所述方法包括：
提供半导体衬底；
形成覆盖所述半导体衬底的缓冲氧化物层；
形成覆盖所述缓冲氧化物层的垫氮化物层；
图案化所述垫氮化物层，以暴露对应于沟槽区的所述半导体衬底的一部分；
使用所述图案化的垫氮化物层作为保护掩模层、同时用小于45度的注入角来将P型材料注入到所述半导体衬底的一部分中，以在所述半导体衬底的所述部分中形成围绕所述沟槽区周围的注入区；
形成覆盖所述图案化的氮化物层以及所述半导体衬底的注入区的氧化物材料覆盖层；
有选择地去除所述氧化物材料，以留下面对所述半导体衬底的暴露部分的所述垫氮化物层的边缘上的侧壁间隔物；
使用所述图案化的垫氮化物以及侧壁间隔物作为保护层；
同时使用所述图案化的垫氮化物以及侧壁间隔物作为所述保护层来对所述半导体衬底的暴露部分进行蚀刻，以在所述半导体衬底中形成沟槽区，所述沟槽区包括限定所述半导体衬底表面上的沟槽区的尖锐边缘区；
有选择地去除所述垫氮化物边缘上的侧壁间隔物；
在所述沟槽区的边缘上进行软蚀刻，以减小尖锐边缘区上的曲率半径，从而使得所述尖锐边缘区变圆；
进行高密度等离子体化学气相沉积工艺，以用介电材料来填充所述沟槽区；
对所述高密度等离子体化学气相沉积的介电材料进行平坦化，直到露出所述图案化的垫氮化物层的一部分；
剥离所述图案化的垫氮化物层；
在所述沟槽区附近内的半导体衬底中形成P阱区；以及
使用含硼物质在所述半导体衬底中的P阱区中形成沟道区，所述沟道区在范围从30keV至40keV的能量、以1.5×1013原子/平方厘米提供。
2.根据权利要求1的方法，其中在30keV使用含磷杂质的P型材料进行所述使用所述图案化的垫氮化物层作为保护掩模层、同时用小于45度的注入角来将P型材料注入到所述半导体衬底的一部分中。
3.根据权利要求1的方法，其中进行软蚀刻后，所述沟槽区的边缘的曲率半径大于0.02μm。
4.根据权利要求1的方法，其中所述软蚀刻包括使用含氟物质的等离子体蚀刻工艺。
5.根据权利要求1的方法，还包括在所述沟道区上形成栅结构。
6.根据权利要求5的方法，还包括形成覆盖所述栅结构的盖氮化物层。
7.根据权利要求1的方法，其中所述沟槽区的深度不大于2500埃，下宽度小于0.13微米，并且上宽度小于0.13微米。
8.根据权利要求1的方法，还包括对所述高密度等离子体化学气相沉积材料进行湿蚀刻，以减小所述半导体衬底的上表面附近内的区域的高度。
9.根据权利要求1的方法，其中所述注入区保持200毫伏的所得晶体管的阈值电压，以便于不受反窄宽度效应的影响。
10.根据权利要求1的方法，其中所述注入区的浓度大于对沟道区注入的杂质量的2倍。
11.根据权利要求1的方法，其中所述P阱区在150至250keV的能量以10×1012原子/平方厘米提供。
12.一种用于浅沟槽隔离结构的方法，其中所述浅沟槽结构用于集成电路，所述方法包括：
提供半导体衬底；
形成覆盖所述半导体衬底的缓冲氧化物层；
形成覆盖所述缓冲氧化物层的垫氮化物层；
图案化所述垫氮化物层，以暴露对应于沟槽区的所述半导体衬底的一部分；
使用所述图案化的垫氮化物层、用小于45度的注入角来注入P型材料，以形成围绕所述沟槽区周围的注入区；
形成覆盖所述图案化的氮化物层以及所述半导体衬底的注入区的氧化物材料覆盖层；
有选择地去除所述氧化物材料，以留下面对所述半导体衬底的暴露部分的所述垫氮化物层的边缘上的侧壁间隔物；
使用所述图案化的垫氮化物以及侧壁间隔物作为保护层；
同时使用所述图案化的垫氮化物以及侧壁间隔物作为所述保护层，对所述半导体衬底的暴露部分进行蚀刻，以在所述半导体衬底内形成沟槽区，所述沟槽区的下宽度小于0.13微米且上宽度小于0.13微米；
有选择地去除垫氮化物边缘上的侧壁间隔物；
在所述沟槽区的边缘上进行软蚀刻，以使得所述边缘变圆，所述变圆边缘的曲率半径大于0.02μm；
进行高密度等离子体化学气相沉积工艺，以填充所述沟槽区；
对所述高密度等离子体化学气相沉积的介电材料进行平坦化，直到露出所述图案化的垫氮化物层的一部分；
剥离所述图案化的垫氮化物层；
在所述半导体衬底内形成P阱区；以及
使用含硼物质在所述半导体衬底内形成沟道区，所述沟道区在40keV的能量、以1.5×1013原子/平方厘米提供；
其中所述注入区具有大于注入到所述沟道区中的杂质量的2倍的选择浓度。
13.根据权利要求12的方法，其中在30keV进行形成注入区的所述注入P型材料。
14.根据权利要求12的方法，其中所述软蚀刻包括使用含氟物质的等离子体蚀刻工艺，因此所述软蚀刻去除小于500埃的所述半导体衬底的一部分。
15.根据权利要求12的方法，还包括在使用所述图案化的垫氮化物层、用小于45度的注入角来注入P型材料之后进行退火工艺，所述退火工艺包括快速热退火以及炉内退火。
16.根据权利要求15的方法，还包括在所述沟道区上形成栅结构、形成覆盖所述栅结构的盖氮化物层。
17.根据权利要求12的方法，其中所述沟槽区的深度不大于2500埃。
18.根据权利要求12的方法，还包括对所述高密度等离子体化学气相沉积材料进行湿蚀刻，以减小所述半导体衬底的上表面附近内的区域的高度。
19.根据权利要求12的方法，其中所述注入区保持200毫伏的所得晶体管的阈值电压，以便于不受反窄宽度效应的影响。
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