CN112002673B - 隔离结构的制作方法、dac器件及其制作方法 - Google Patents
隔离结构的制作方法、dac器件及其制作方法 Download PDFInfo
- Publication number
- CN112002673B CN112002673B CN202011159556.7A CN202011159556A CN112002673B CN 112002673 B CN112002673 B CN 112002673B CN 202011159556 A CN202011159556 A CN 202011159556A CN 112002673 B CN112002673 B CN 112002673B
- Authority
- CN
- China
- Prior art keywords
- voltage
- isolation
- substrate
- region
- low
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000002955 isolation Methods 0.000 title claims abstract description 221
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 56
- 239000000758 substrate Substances 0.000 claims abstract description 132
- 238000000034 method Methods 0.000 claims abstract description 76
- 238000001039 wet etching Methods 0.000 claims abstract description 18
- 238000001312 dry etching Methods 0.000 claims abstract description 13
- 239000010410 layer Substances 0.000 claims description 105
- 238000002347 injection Methods 0.000 claims description 38
- 239000007924 injection Substances 0.000 claims description 38
- 239000011241 protective layer Substances 0.000 claims description 21
- 238000005530 etching Methods 0.000 claims description 20
- 238000005137 deposition process Methods 0.000 claims description 13
- 239000007943 implant Substances 0.000 claims description 8
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 7
- 239000000126 substance Substances 0.000 claims description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 4
- 238000007517 polishing process Methods 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 3
- 229920005591 polysilicon Polymers 0.000 claims description 3
- 150000002500 ions Chemical class 0.000 claims description 2
- 238000002161 passivation Methods 0.000 claims 2
- 230000000694 effects Effects 0.000 abstract description 17
- 230000010354 integration Effects 0.000 abstract description 9
- 229920002120 photoresistant polymer Polymers 0.000 description 47
- 238000002513 implantation Methods 0.000 description 26
- 238000005468 ion implantation Methods 0.000 description 14
- 239000000243 solution Substances 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000003814 drug Substances 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Element Separation (AREA)
Abstract
本发明提供一种隔离结构的制作方法、DAC器件及其制作方法。所述隔离结构的制作方法包括：采用干法刻蚀工艺在基底上形成第一沟槽；采用湿法刻蚀工艺，继续刻蚀基底，使第一沟槽在基底表面以下的范围增大而得到第二沟槽，第二沟槽的底面宽度大于开口宽度；再在第二沟槽中填充隔离介质以形成多个隔离结构，隔离结构的上表面宽度小于下表面宽度。由于隔离结构的上表面宽度小于下表面宽度，可以增大隔离结构间有源区的有效长度，有助于提高器件的集成密度和相邻有源区间的隔离效果。所述DAC器件及其制作方法中，DAC器件的基底中形成有多个隔离结构，部分隔离结构隔离高压区和低压区，所述隔离结构采用了上述隔离结构的制作方法形成。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种隔离结构的制作方法以及一种DAC器件及其制作方法。
背景技术
目前半导体制作工艺中，常采用隔离结构（如STI）限定出有源区的范围，并在有源区形成器件的关键组件。但是，随着半导体先进制程的发展，集成电路中器件的尺寸越来越小，由于相邻有源区间的隔离出现问题而导致器件性能下降甚至失效的概率越来越高，例如在一些静态随机存取储存器（SRAM）和高压器件（如数据转换器（DAC device））中，通过注入工艺分别在两个相邻有源区形成P阱和N阱，这两个有源区之间设置了纵截面为上宽下窄形状的隔离区，但是，由于隔离区的可靠性差，该P阱和N阱之间容易被击穿。
现有隔离结构设计还存在其它问题。图1为一种DAC器件的剖面示意图。如图1所示，在一DAC器件中，所述基底100包括高压区100a和低压区100b，且基底100上形成有隔离结构105，高压区100a和低压区100b之间通过所述隔离结构105隔离，且所述高压区100a和所述低压区100b内也可以由所述隔离结构105限定出两个以上的有源（AA）区，如在高压区100a的基底100中形成了相互隔离的高压N阱1001（High Voltage N well）和高压P阱1002（High Voltage P well），在低压区100b的基底100中形成了相互隔离的低压N阱1003（LowVoltage N well）和低压P阱1004（Low Voltage P well）。
图1中隔离结构105的纵截面形状为上宽下窄的倒梯形。其中，隔离结构105的顶部宽度较大，导致基底100表面的有源区范围减小，这会降低基底100上器件的集成密度。另外，由于隔离结构105的底部宽度较小，隔离结构105间的阱区与其下方的衬底正对的面积较大，这容易使器件中产生较为明显的浮体效应（body effect），而浮体效应会影响器件阈值电压（Vt）的值，改变电路特性，进而影响器件性能。
发明内容
为了改进隔离结构设计，提升包含隔离结构的半导体器件的性能，本发明提供一种隔离结构的制作方法、DAC器件及其制作方法。
本发明提供的隔离结构的制作方法包括：
提供一基底，在所述基底上形成图形化的硬掩模层；
执行干法刻蚀工艺，以所述图形化的硬掩模层为掩模，刻蚀所述基底，在所述基底中形成多个第一沟槽，所述第一沟槽的底面宽度小于开口宽度；
执行湿法刻蚀工艺，继续刻蚀所述基底，使所述第一沟槽在基底表面以下的范围增大而得到第二沟槽，所述第二沟槽的底面宽度大于开口宽度；以及在所述第二沟槽内填充隔离介质，以在所述基底中形成多个隔离结构，所述隔离结构的上表面宽度小于下表面宽度。
可选的，在执行所述干法刻蚀工艺后、执行所述湿法刻蚀工艺前，所述制作方法包括：
在所述基底上形成保护层，所述保护层覆盖所述第一沟槽的内表面；
去除所述第一沟槽底表面上的所述保护层，并保留所述第一沟槽开口处的所述保护层。
可选的，在所述基底上形成所述保护层采用氮化工艺，所述保护层的材料为氮化硅。
可选的，在执行所述湿法刻蚀工艺后，在所述第二沟槽内填充所述隔离介质前，所述制作方法还包括：去除所述保护层。
可选的，在所述第二沟槽内填充所述隔离介质的步骤包括：
执行第一沉积工艺，在所述第二沟槽的内表面上形成第一隔离介质，所述第一隔离介质填充所述第二沟槽底部的尖角；
执行第二沉积工艺，在所述第二沟槽内填满第二隔离介质；
执行回刻蚀工艺，去除部分所述第二隔离介质，保留位于所述第二沟槽底部的第二隔离介质；以及
执行第三沉积工艺，在所述第二沟槽内沉积第三隔离介质，所述第三隔离介质覆盖所述第二隔离介质，并填满所述第二沟槽。
可选的，所述第一隔离介质包括多晶硅或氮化硅，所述第二隔离介质和所述第三隔离介质包括氧化硅。
可选的，在所述第二沟槽内沉积所述隔离介质后，所述制作方法还包括：
执行化学机械研磨工艺，去除所述硬掩模层上的所述隔离介质，使得所述隔离介质的上表面与所述硬掩模层的上表面齐平；以及去除所述硬掩模层。
本发明还提供一种DAC器件的制作方法。所述DAC器件的制作方法中，所述DAC器件包括基底以及在所述基底中形成的多个隔离结构，部分所述隔离结构隔离高压区和低压区，所述隔离结构采用了上述的隔离结构的制作方法形成。
可选的，所述高压区设置有高压N型注入区和高压P型注入区，所述高压N型注入区和所述高压P型注入区通过所述隔离结构隔离；和/或，所述低压区设置有低压N型注入区和低压P型注入区，所述低压N型注入区和所述低压P型注入区通过所述隔离结构隔离。
可选的，所述DAC器件的制造方法还包括：
在基底中形成多个所述隔离结构，以限定出所述高压区、低压区、高压N型注入区、高压P型注入区、低压N型注入区和低压P型注入区；
利用离子注入工艺，对应于所述高压N型注入区在所述基底中形成高压N阱，对应于所述高压P型注入区在所述基底中形成高压P阱，对应于所述低压N型注入区在所述基底中形成低压N阱，对应于所述低压P型注入区在所述基底中形成低压P阱。
另外，本发明还提供一种DAC器件。所述DAC器件包括基底以及在所述基底中形成的高压N阱和高压P阱，所述高压N阱和所述高压P阱通过隔离结构隔离，所述隔离结构的上表面宽度小于下表面宽度。
本发明隔离结构的制作方法中，采用干法刻蚀工艺先在基底上形成开口宽度大于底面宽度的第一沟槽，再采用湿法刻蚀工艺，继续刻蚀所述基底，使所述第一沟槽在基底表面以下的范围增大而得到开口宽度小于底面宽度的第二沟槽，从而湿法刻蚀的药液可以通过所述第一沟槽进入到所述基底中，有助于在基底中形成开口宽度小于底面宽度的第二沟槽（即上窄下宽的第二沟槽）；由于在所述第二沟槽内填充隔离介质形成的隔离结构的上表面宽度小于下表面宽度，与常规的上宽下窄的隔离结构相比，两个相邻隔离结构的顶部距离相对较大，可以增大隔离结构间有源区的有效长度，有助于提高器件的集成密度，同时，两个相邻隔离结构的底部距离相对较小，可以增强相邻有源区间的隔离效果并可以改善后续形成的器件的浮体效应，提高器件性能。
利用本发明的DAC器件的制作方法制作得到的DAC器件包括基底以及在所述基底中形成的多个隔离结构，部分所述隔离结构隔离高压区和低压区，所述隔离结构采用上述隔离结构的制作方法形成。由于DAC器件中形成的隔离结构的上表面宽度小于下表面宽度，可以增加DAC器件中有源区的有效长度，提高器件的集成密度，还可以提高DAC器件中相邻有源区间的隔离效果，提高器件的可靠性，同时，能够改善器件中的浮体效应。
本发明的DAC器件包括基底以及在所述基底中形成的高压N阱和高压P阱，所述高压N阱和所述高压P阱通过隔离结构隔离，所述隔离结构的上表面宽度小于下表面宽度，可以提高器件的集成密度以及器件内相邻有源区的隔离效果，同时，可以改善器件中的浮体效应以及提高器件的抗击穿性能。
附图说明
图1为一种DAC器件的剖面示意图。
图2至图8为制作图1所示的DAC器件的过程示意图。
图9为本发明一实施例的隔离结构的制作方法流程图。
图10至图14为本发明一实施例的隔离结构的制作过程示意图。
图15至图19为本发明一实施例中形成DAC器件内注入阱的过程示意图。
图20为本发明一实施例的DAC器件的剖面示意图。
图1至图8中附图标记说明：
100-基底；100a-高压区；100b-低压区；1001-高压N阱；1002-高压P阱；1003-低压N阱；1004-低压P阱；101-垫氧化层；102-硬掩模层；1031-第一光刻胶层；1032-第二光刻胶层；1033-第三光刻胶层；1034-第四光刻胶层；1035-第五光刻胶层；104-沟槽；105-隔离结构。
图10-图20的附图标记说明：
200-基底；200a-高压区；200b-低压区；2001-高压N阱；2002-高压P阱；2003-低压N阱；2004-低压P阱；201-垫氧化层；202-硬掩模层；2031-第一光刻胶层；2032-第二光刻胶层；2033-第三光刻胶层；2034-第四光刻胶层；2035-第五光刻胶层；204-第一沟槽；205-保护层；206-第二沟槽；207-隔离结构；2071-第一隔离介质；2072-第二隔离介质；2073-第三隔离介质。
具体实施方式
以下结合附图和具体实施例对本发明提出的隔离结构的制作方法、DAC器件及其制作方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
应该理解的是，虽然在以下描述中使用了用语“第一”、“第二”、“第三”等来叙述各种组件、区域、层和/或部分，这些组件、区域、层和/或部分不应被这些用语限定，且这些用语仅是用来区别不同的组件、区域、层和/或部分。因此，以下讨论的第一组件、区域、层和/或部分可在不偏离本发明一些实施例的情况下被称为第一组件、区域、层和/或部分。
为了突出本发明的特点和优势，以下首先介绍一种DAC器件的制作方法。
图1所示的DAC器件的基底100中形成有高压区100a和低压区100b，高压区100a和低压区100b之间通过隔离结构105隔离。图2至图8为制作图1所示的DAC器件的过程示意图。在制作该DAC器件时，首先在基底中制作隔离结构105，再在有源区中进行离子注入形成高压N阱1001、高压P阱1002、低压N阱1003和低压P阱1004。
具体的，如图2所示，在基底100表面上依次沉积形成垫氧化层101、硬掩模层102以及图形化的第一光刻胶层1031；
如图3所示，以图形化的第一光刻胶层1031为掩模，依次刻蚀硬掩模层102和垫氧化层101并停止于基底100中，并在基底100中形成沟槽104，沟槽104的底面宽度小于开口宽度；
如图4所示，去除第一光刻胶层1031，在沟槽104内沉积隔离介质，该隔离介质填满沟槽104，形成隔离结构105，多个隔离结构105限定出多个有源区。
其中，多个隔离结构105以限定出高压区100a、低压区100b、高压N型注入区、高压P型注入区、低压N型注入区和低压P型注入区。该DAC器件的制作方法还包括在高压N型注入区、高压P型注入区、低压N型注入区和低压P型注入区内进行离子注入形成高压N阱、高压P阱、低压N阱和低压P阱。
具体的，如图5所示，在基底100上形成图形化的第二光刻胶层1032，第二光刻胶层1032露出高压N型注入区，在第二光刻胶层1032的保护下执行离子注入工艺，形成高压N阱1001，再去除所述第二光刻胶层1032。
如图6所示，在基底100上形成图形化的第三光刻胶层1033，第三光刻胶层1033露出高压P型注入区，再执行离子注入工艺，形成高压P阱1002，再去除所述第三光刻胶层1033；
如图7所示，在基底100上形成图形化的第四光刻胶层1034，第四光刻胶层1034露出低压N型注入区，执行离子注入工艺，形成低压N阱1003，再去除所述第四光刻胶层1034；
如图8所示，在基底100上形成图形化的第五光刻胶层1035，第五光刻胶层1035露出低压P型注入区，执行离子注入工艺，形成低压P阱1004；
如图1所示，去除第五光刻胶层1032后，得到该DAC器件。
由于沟槽104的开口宽度大于底面宽度，因此，在沟槽104内填充形成的隔离结构105的上表面宽度大于下表面宽度。而由于隔离结构105的上表面宽度较大，占用了基底100表面有源区的有效长度，降低了在基底100中形成器件的集成密度；同时，由于隔离结构105的底部宽度较小，从而相邻有源区间的隔离效果相对较差，而且两个相邻隔离结构105底部之间的距离相对较大，这使得隔离结构105间的阱区（例如隔离结构105间的高压N阱）与其下方的衬底（基底中的非阱区）正对的面积较大，当在衬底端（body端）施加偏压时，器件中容易产生较为明显的浮体效应，影响了器件性能。
为了解决上述问题，本发明实施例提供一种隔离结构的制作方法，所述隔离结构的制作方法制作得到的隔离结构可以应用于各种半导体器件中，例如应用于DAC器件中。以下以制作DAC器件内的隔离结构为例对所述隔离结构的制作方法进行说明。
图9为本发明一实施例的隔离结构的制作方法流程图。如图9所示，所述隔离结构的制作方法包括：
S10：提供一基底，在所述基底上形成图形化的硬掩模层；
S20：执行干法刻蚀工艺，以所述图形化的硬掩模层为掩模，刻蚀所述基底，在所述基底中形成多个第一沟槽，所述第一沟槽的底面宽度小于开口宽度；
S30：执行湿法刻蚀工艺，继续刻蚀所述基底，使所述第一沟槽在基底表面以下的范围增大而得到第二沟槽，所述第二沟槽的底面宽度大于开口宽度；
S40：在所述第二沟槽内填充隔离介质，以在所述基底中形成多个隔离结构，所述隔离结构的上表面宽度小于下表面宽度。
图10至图14为本发明一实施例的隔离结构的制作过程示意图。
如图10所示，提供一基底200，在所述基底200上形成图形化的硬掩模层202。具体的，所述基底200上还可以形成有垫氧化层201，所述垫氧化层201可以位于所述基底200上表面且位于所述硬掩模层202下，所述垫氧化层201在后续的离子注入工艺中可以保护所述基底200的表面。
所述基底200可以是硅基底。一实施中，所述基底还可以是锗基底、硅锗基底、SOI(绝缘体上硅，Silicon On Insula tor)或GOI (绝缘体上锗，Germanium On Insulator)等，基底中还可以根据设计需求注入一定的掺杂粒子以改变电学参数。所述垫氧化层201可以是氧化硅，所述硬掩模层202可以是氮化硅或氮氧化硅。
形成图形化的硬掩模层202的步骤可以包括：在硬掩模层上形成第一光刻胶层2031，经曝光和显影后，在所述第一光刻胶层2031中形成开口，所述开口露出所述硬掩模层的部分表面；通过所述开口刻蚀所述硬掩模层，以形成图形化的硬掩模层202。
如图11所示，执行步骤S20，以图形化的所述硬掩模层202为掩模，采用干法刻蚀工艺，刻蚀所述基底200，在所述基底200中形成第一沟槽204，所述第一沟槽204的底面宽度（b）小于开口宽度（a）。
具体的，所述第一沟槽204的纵截面形状可以是上宽下窄的倒梯形。一实施例中，所述第一沟槽204的纵截面形状还可以为矩形。
本实施例中，所述干法刻蚀工艺可以是等离子体刻蚀工艺。在其他实施例中，所述干法刻蚀工艺还可以为其他非等向性刻蚀工艺。在干法刻蚀过程中，图形化的第一光刻胶层2031和硬掩模层202可以共同作为刻蚀掩模，且在刻穿所述垫氧化层201后，再刻蚀所述基底200形成第一沟槽204，并在干法刻蚀后去除所述第一光刻胶层2031。但不限于此，另一实施例中，可以在硬掩模层202图形化完成后去除所述第一光刻胶层2031，并仅以图形化的硬掩模层为掩模刻蚀所述基底。
如图12所示，在执行步骤S20后，执行步骤30前，所述隔离结构的制作方法还可以包括：在所述基底200上沉积形成保护层205，且所述保护层205覆盖所述第一沟槽204的内表面；再刻蚀去除所述第一沟槽204底表面上的所述保护层205，并保留所述第一沟槽204开口处的所述保护层，以避免刻蚀形成的第二沟槽开口宽度扩大，即可以使得第二沟槽206的开口宽度与第一沟槽204的开口宽度相等。一实施例中，可以去除第一沟槽侧壁上靠近其底部的部分所述保护层205。
本实施例中，可以采用氮化工艺在所述基底200上形成所述保护层205。所述保护层205可以为氮化硅。
如图13所示，执行步骤S30，采用湿法刻蚀工艺，通过所述第一沟槽204继续刻蚀所述基底200，使所述第一沟槽204在基底200表面以下的范围增大而得到第二沟槽206，所述第二沟槽的底面宽度（d）大于开口宽度（c）（即第二沟槽上窄下宽）。
应该理解的是，在形成第二沟槽206前，先在基底200中形成第一沟槽204，使得于湿法刻蚀的药液可以进入到基底200中，有助于形成上窄下宽的第二沟槽206。而且，由于第一沟槽204的开口处保留有部分保护层205，在保护层205的保护下，湿法刻蚀药液在第一沟槽204的开口处蚀刻速率较小，湿法刻蚀药液主要从保护层205在第一沟槽204内表面的断点处以及所述第一沟槽露出的内表面刻蚀所述基底200，从而可以在基底200中形成上窄下宽的第二沟槽206。
此外，通过控制湿法刻蚀的时间以及湿法刻蚀的药液浓度等可以控制形成的第二沟槽的深度和形状等。本实施例中，所述第二沟槽的开口宽度可以为0.3微米~0.5微米，所述第二沟槽的底面宽度可以为0.5微米~0.7微米。所述第一沟槽204的深度可以为2000埃~3000埃，所述第二沟槽的深度可以为7000埃~10000埃，可以根据需要得到的第二沟槽的尺寸调整所述第一沟槽的尺寸。
所述第二沟槽的纵截面形状可以为上窄下宽的正梯形。所述湿法刻蚀工艺采用的药液可以包括氢氟酸（HF）。另一实施例中，可以采用其他等向性刻蚀工艺形成所述第二沟槽206。
在形成所述第二沟槽206后，还可以采用热磷酸去除所述保护层205。在所述硬掩模层和所述保护层的材料相同时，可以通过控制刻蚀时间和刻蚀速率以去除所述保护层，并保留一定厚度的硬掩模层。
如图14所示，执行步骤S40，在所述第二沟槽206内填充隔离介质，以在所述基底200中形成多个隔离结构207，所述隔离结构的上表面宽度小于下表面宽度，且所述隔离结构207限定出所述多个有源区。
具体的，所述隔离介质可以包括第一隔离介质2071、第二隔离介质2072和第三隔离介质2073。在所述第二沟槽内填充所述隔离介质的步骤可以包括：首先，执行第一沉积工艺，在所述第二沟槽的内表面形成第一隔离介质2071，所述第一隔离介质2071填充所述第二沟槽底部的尖角；然后，执行第二沉积工艺，在所述第二沟槽内填满第二隔离介质2072；接着，执行回刻蚀工艺，去除部分所述第二隔离介质2072，保留位于所述第二沟槽底部的第二隔离介质2072；以及执行第三沉积工艺，在所述第二沟槽内沉积第三隔离介质2073，所述第三隔离介质2073覆盖所述第二隔离介质2072，并填满所述第二沟槽。
所述第一隔离介质2071可以包括多晶硅或氮化硅，所述第二隔离介质2072和所述第三隔离介质2073可以包括氧化硅。所述第一隔离介质可以采用化学气相沉积（CVD）工艺形成。所述第三隔离介质可以采用高密度等离子体沉积（HDP）工艺形成。
本实施例中，对第二沟槽206分多步进行填充有助于提高第二沟槽的填充质量，提高形成的隔离结构的隔离效果。具体的，如图13所示，由于第二沟槽206的开口宽度小于底面宽度，因此所述第二沟槽206的底部形成有尖角。由于化学气相沉积工艺流动性较好，生成的第一隔离介质2071可以沿着第二沟槽206的内壁生长，从而所述第一隔离介质2071可以填充入所述第二沟槽的尖角，避免在第二沟槽的尖角处产生空洞，而且使得第二沟槽的内壁变得平滑，以便于进行后续的填充。
在所述第二沟槽206内沉积所述第二隔离介质后进行回刻蚀，去除所述第二沟槽上端的部分所述第二隔离介质，保留位于所述第二沟槽206底部的第二隔离介质，尤其是去除第二沟槽开口处的第二隔离介质，可以避免由于所述第二隔离介质过快的沉积而将第二沟槽的开口封住并在第二沟槽内产生空洞的问题。接着，采用高密度等离子体沉积工艺在第二沟槽内填充第三材料层，可以快速将所述第二沟槽填满。
在所述第二沟槽内填充所述隔离介质后，所述隔离结构的制作方法还可以包括：执行化学机械研磨工艺（CMP），去除所述硬掩模层202上的所述隔离介质，使得所述隔离介质的上表面与所述硬掩模层206的上表面齐平；以及去除所述硬掩模层202，得到如图14所示的隔离结构207。所述硬掩模层202在化学机械研磨过程中可以保护其下方的垫氧化层201以基底200。
本实施例的隔离结构的制作方法中，采用干法刻蚀工艺先在基底200上形成开口宽度大于底面宽度的第一沟槽204，再采用湿法刻蚀工艺形成开口宽度小于底面宽度的第二沟槽206，湿法刻蚀的药液可以通过所述第一沟槽204进入到所述基底200中，有助于在基底200中形成上窄下宽的第二沟槽206；由于在所述第二沟槽206内填充隔离介质形成的隔离结构207的上表面宽度小于下表面宽度，与常规的上宽下窄的隔离结构相比，两个相邻隔离结构207的顶部距离相对较大，可以增大隔离结构207间有源区的有效长度，有助于提高器件的集成密度，同时，两个相邻隔离结构207的底部距离相对较小，可以增强相邻有源区间的隔离效果并降低后续形成的器件内的浮体效应，提高器件性能。
本实施例提供一种DAC器件的制作方法，所述DAC器件包括基底以及在所述基底中形成的多个隔离结构，部分所述隔离结构隔离高压区和低压区，所述隔离结构采用了上述隔离结构的制作方法制作形成。
如图19所示，所述高压区200a可以设置有高压N型注入区和高压P型注入区，所述高压N型注入区和所述高压P型注入区可以通过所述隔离结构207隔离；和/或，所述低压区200b可以设置有低压N型注入区和低压P型注入区，所述低压N型注入区和所述低压P型注入区可以通过所述隔离结构207隔离。
所述DAC器件的制作方法中，首先采用上述的隔离结构的制作方法在基底200中形成多个所述隔离结构207，以限定出所述高压区200a和低压区200b，并在所述高压区200a中限定出高压N型注入区和高压P型注入区，在所述低压区200b中限定出所述低压N型注入区和低压P型注入区；在形成所述隔离结构后，利用离子注入工艺，对应于所述高压N型注入区在所述基底200中形成高压N阱，对应于所述高压P型注入区在所述基底200中形成高压P阱，对应于所述低压N型注入区在所述基底200中形成低压N阱，对应于所述低压P型注入区在所述基底200中形成低压P阱。
图15至图19为本发明一实施例中形成DAC器件内注入阱的过程示意图。
作为示例，如图15所示，在形成隔离结构207后，在基底200上形成图形化的第二光刻胶层2032，第二光刻胶层2032露出所述高压N型注入区，在第二光刻胶层2032的保护下执行离子注入工艺，对应于高压N型注入区的基底中形成高压N阱2001，再去除所述第二光刻胶层2032；如图16所示，在基底200上形成图形化的第三光刻胶层2033，第三光刻胶层2033露出所述高压P型注入区，在第二光刻胶层2032的保护下执行离子注入工艺，对应于高压P型注入区的基底中形成高压P阱2002，再去除所述第三光刻胶层2033；如图17所示，在基底200上形成图形化的第四光刻胶层2034，第四光刻胶层2034露出所述低压N型注入区，在第四光刻胶层2034的保护下执行离子注入工艺，对应于所述低压N型注入区的基底中形成低压N阱2003，再去除所述第四光刻胶层2034；如图18所示，在基底200上形成图形化的第五光刻胶层2035，第五光刻胶层2035露出所述低压P型注入区，在第五光刻胶层2035的保护下执行离子注入工艺，对应于所述低压P型注入区的基底中形成低压P阱2004。
如图19所示，在去除所述第五光刻胶层2035后，得到如图19所示的DAC器件。在所述DAC器件中，作为示例，所述高压N阱2001和所述高压P阱2002相邻，所述低压N阱2003位于所述高压P阱2002的另一侧，所述低压P阱2004位于所述高压N阱2001的另一侧。
利用本实施例的DAC器件的制作方法制作得到的DAC器件包括基底200以及在所述基底200中形成的多个隔离结构207，部分所述隔离结构隔离高压区200a和低压区200b，所述隔离结构207采用了上述隔离结构的制作方法形成。由于DAC器件中形成的隔离结构207的上表面宽度小于下表面宽度，可以增加DAC器件中有源区的有效长度，提高器件的集成密度，还可以提高DAC器件中相邻有源区间的隔离效果，提高器件的可靠性。
此外，有源区中的器件包括源端（Source端）和衬底端（body端），在无偏压施加的情况下，通常器件的源端与衬底端是等电位的，这时器件中没有浮体效应的。但是，当在衬底端施加偏压时，衬底与注入阱（例如高压N阱）之间会形成一个电容结构，从而会产生浮体效应，这时会对器件的阈值电压（Vt）值产生影响，改变电路特性。但是，本实施例的DAC器件的制作方法中，在DAC器件中形成上表面宽度小于下表面宽度的隔离结构207，使得两个相邻隔离结构207底部之间的距离缩短，两个相邻隔离结构207之间注入阱的面积也缩小，由于极板面积与电容成正比关系，从而衬底与注入阱之间的电容减小，有助于改善器件中的浮体效应。
本发明实施例还提供一种DAC器件，所述DAC器件包括基底以及在所述基底中形成的高压N阱和高压P阱，所述高压N阱和所述高压P阱通过隔离结构隔离，所述隔离结构的上表面宽度小于下表面宽度。所述DAC器件可以由上述DAC器件的制作方法制作得到。
所述DAC器件可以为耐高压数据转换器（MHM device）。图20为本发明一实施例的DAC器件的剖面示意图。作为示例，如图20所示，所述耐高压数据转换器中，基底200可以包括高压区200a和低压区200b，在高压区200a中可以形成有相邻的高压N阱2001和高压P阱2002，在高压N阱2001上部形成有两个P型扩散漏（P type Drife Drain，PDD），两个所述PDD分别靠近它们所处的有源区两侧的隔离结构207，在高压P阱2002上部形成有两个N型扩散漏（N type Drife Drain，NDD），两个所述NDD分别靠近它们所处的有源区两侧的隔离结构207。其中，所述PDD可以通过在高压N阱2001上进行离子注入形成，所述NDD可以通过在高压P阱2002上进行离子注入形成。
如图20所示，对于相邻的高压N阱2001和高压P阱2002，由于所述隔离结构207的下表面宽度较大，高压区内相邻的PDD和NDD间的底面间距可以增大，使得相邻PDD和NDD之间不容易被击穿（Breakdown），有助于提高DAC器件的抗击穿性能。
以0.15μm 18V制程的耐高压数据转换器的排布（layout）为例，有源区呈行列排布在基底上，有源区之间通过隔离结构隔离。若采用现有的上宽下窄的隔离结构，例如，在行方向上，隔离结构的顶面宽度为0.6μm，相邻两个有源区间的行方向距离（X-pitch）为2.72μm，则有源区在行方向上的有效长度为2.12μm（2.72μm-0.6μm）；在列方向上，例如，隔离结构的顶面宽度为0.6μm，相邻两个有源区间的列方向距离（Y-pitch）为1.1μm，则有源区在列方向上的有效长度为0.5μm（1.1μm-0.6μm）。若采用本发明的制作方法得到的上窄下宽的隔离结构207，在行方向上，例如，隔离结构207的顶面宽度为0.4μm，相邻两个有源区间的行方向距离（X-pitch）仍为2.72μm，则有源区在行方向上的有效长度为2.32μm（2.72μm-0.4μm）；在列方向上，例如，隔离结构的顶面宽度仍为0.4μm，相邻两个有源区间的列方向距离（Y-pitch）仍为1.1μm，则有源区在列方向上的有效长度为0.7μm（1.1μm-0.4μm）。
可见，与现有的隔离结构相比，采用本实施例中上窄下宽的隔离结构207，在行方向上有源区的有效长度可以增加9.4%，在列方向上有源区的有效长度可以增加40%。因此，利用本发明提供的制作方法获得的上表面宽度小于下表面宽度的隔离结构可以有效的增大有源区的有效长度，以便于提高器件的集成密度。
上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (10)
1.一种隔离结构的制作方法，其特征在于，包括：
提供一基底，在所述基底上形成图形化的硬掩模层；
执行干法刻蚀工艺，以所述图形化的硬掩模层为掩模，刻蚀所述基底，在所述基底中形成多个第一沟槽，所述第一沟槽的底面宽度小于开口宽度；
执行湿法刻蚀工艺，继续刻蚀所述基底，使所述第一沟槽在基底表面以下的范围增大而得到第二沟槽，所述第二沟槽的底面宽度大于开口宽度；以及
在所述第二沟槽内填充隔离介质，以在所述基底中形成多个隔离结构，所述隔离结构的上表面宽度小于下表面宽度；
其中，在所述第二沟槽内填充所述隔离介质的步骤包括依次执行的第一沉积工艺、第二沉积工艺、回刻蚀工艺以及第三沉积工艺；通过执行所述第一沉积工艺，在所述第二沟槽的内表面上形成第一隔离介质，所述第一隔离介质填充所述第二沟槽底部的尖角；通过执行所述第二沉积工艺，在所述第二沟槽内填满第二隔离介质；通过执行所述回刻蚀工艺，去除部分所述第二隔离介质，保留位于所述第二沟槽底部的第二隔离介质；通过执行所述第三沉积工艺，在所述第二沟槽内沉积第三隔离介质，所述第三隔离介质覆盖所述第二隔离介质，并填满所述第二沟槽。
2.如权利要求1所述的隔离结构的制作方法，其特征在于，在执行所述干法刻蚀工艺后、执行所述湿法刻蚀工艺前，所述制作方法还包括：
在所述基底上形成保护层，所述保护层覆盖所述第一沟槽的内表面；
去除所述第一沟槽底表面上的所述保护层，并保留所述第一沟槽开口处的所述保护层。
3.如权利要求2所述的隔离结构的制作方法，其特征在于，在所述基底上形成所述保护层采用氮化工艺，所述保护层的材料为氮化硅。
4.如权利要求2所述的隔离结构的制作方法，其特征在于，在执行所述湿法刻蚀工艺后，在所述第二沟槽内填充所述隔离介质前，所述制作方法还包括：去除所述保护层。
5.如权利要求1所述的隔离结构的制作方法，其特征在于，所述第一隔离介质包括多晶硅或氮化硅，所述第二隔离介质和所述第三隔离介质包括氧化硅。
6.如权利要求1所述的隔离结构的制作方法，其特征在于，在所述第二沟槽内沉积所述隔离介质后，所述制作方法还包括：
执行化学机械研磨工艺，去除所述硬掩模层上的所述隔离介质，使得所述隔离介质的上表面与所述硬掩模层的上表面齐平；以及
去除所述硬掩模层。
7.一种DAC器件的制作方法，其特征在于，所述DAC器件包括基底以及在所述基底中形成的多个隔离结构，部分所述隔离结构隔离高压区和低压区，所述隔离结构采用了如权利要求1至6任一项所述的制作方法形成。
8.如权利要求7所述的DAC器件的制作方法，其特征在于，所述高压区设置有高压N型注入区和高压P型注入区，所述高压N型注入区和所述高压P型注入区通过所述隔离结构隔离；和/或，所述低压区设置有低压N型注入区和低压P型注入区，所述低压N型注入区和所述低压P型注入区通过所述隔离结构隔离。
9.如权利要求8所述的DAC器件的制作方法，其特征在于，还包括：
在基底中形成多个所述隔离结构，以限定出所述高压区和所述低压区，并在所述高压区中限定出所述高压N型注入区和所述高压P型注入区，在所述低压区中限定出所述低压N型注入区和所述低压P型注入区；
利用离子注入工艺，对应于所述高压N型注入区在所述基底中形成高压N阱，对应于所述高压P型注入区在所述基底中形成高压P阱，对应于所述低压N型注入区在所述基底中形成低压N阱，对应于所述低压P型注入区在所述基底中形成低压P阱。
10.一种DAC器件，其特征在于，所述DAC器件采用如权利要求7至9任意一项所述的DAC器件的制作方法获得，所述DAC器件包括基底以及在所述基底中形成的高压N阱和高压P阱，所述高压N阱和所述高压P阱通过隔离结构隔离，所述隔离结构的上表面宽度小于下表面宽度。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202011159556.7A CN112002673B (zh) | 2020-10-27 | 2020-10-27 | 隔离结构的制作方法、dac器件及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202011159556.7A CN112002673B (zh) | 2020-10-27 | 2020-10-27 | 隔离结构的制作方法、dac器件及其制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN112002673A CN112002673A (zh) | 2020-11-27 |
| CN112002673B true CN112002673B (zh) | 2021-02-12 |
Family
ID=73475218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202011159556.7A Active CN112002673B (zh) | 2020-10-27 | 2020-10-27 | 隔离结构的制作方法、dac器件及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN112002673B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113380692B (zh) * | 2021-08-12 | 2021-11-05 | 晶芯成(北京)科技有限公司 | 沟槽隔离结构及其制备方法 |
| CN117238841A (zh) * | 2023-11-14 | 2023-12-15 | 合肥晶合集成电路股份有限公司 | 深沟槽隔离结构的形成方法和图像传感器的制造方法 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101118868A (zh) * | 2006-08-02 | 2008-02-06 | 力晶半导体股份有限公司 | 隔离结构的制造方法 |
| CN102214657A (zh) * | 2010-04-07 | 2011-10-12 | 中国科学院微电子研究所 | 一种半导体器件、半导体器件的隔离结构及其制造方法 |
| CN102347326A (zh) * | 2010-07-28 | 2012-02-08 | 立锜科技股份有限公司 | 具有静电防护的功率晶体管元件与使用该功率晶体管元件的低压差稳压器 |
| US8120094B2 (en) * | 2007-08-14 | 2012-02-21 | Taiwan Semiconductor Manufacturing Co., Ltd. | Shallow trench isolation with improved structure and method of forming |
| CN102446806A (zh) * | 2010-10-13 | 2012-05-09 | 中芯国际集成电路制造(上海)有限公司 | 相变存储器沟槽隔离结构的制作方法 |
| CN103247565A (zh) * | 2012-02-10 | 2013-08-14 | 中芯国际集成电路制造(上海)有限公司 | 一种浅沟槽隔离结构及其制作方法 |
| CN104952805A (zh) * | 2014-03-31 | 2015-09-30 | 中芯国际集成电路制造(上海)有限公司 | 一种制作嵌入式闪存的方法 |
| CN105575878A (zh) * | 2014-10-17 | 2016-05-11 | 中芯国际集成电路制造(上海)有限公司 | 一种浅沟槽隔离结构及其制作方法 |
-
2020
- 2020-10-27 CN CN202011159556.7A patent/CN112002673B/zh active Active
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101118868A (zh) * | 2006-08-02 | 2008-02-06 | 力晶半导体股份有限公司 | 隔离结构的制造方法 |
| US8120094B2 (en) * | 2007-08-14 | 2012-02-21 | Taiwan Semiconductor Manufacturing Co., Ltd. | Shallow trench isolation with improved structure and method of forming |
| CN102214657A (zh) * | 2010-04-07 | 2011-10-12 | 中国科学院微电子研究所 | 一种半导体器件、半导体器件的隔离结构及其制造方法 |
| CN102347326A (zh) * | 2010-07-28 | 2012-02-08 | 立锜科技股份有限公司 | 具有静电防护的功率晶体管元件与使用该功率晶体管元件的低压差稳压器 |
| CN102446806A (zh) * | 2010-10-13 | 2012-05-09 | 中芯国际集成电路制造(上海)有限公司 | 相变存储器沟槽隔离结构的制作方法 |
| CN103247565A (zh) * | 2012-02-10 | 2013-08-14 | 中芯国际集成电路制造(上海)有限公司 | 一种浅沟槽隔离结构及其制作方法 |
| CN104952805A (zh) * | 2014-03-31 | 2015-09-30 | 中芯国际集成电路制造(上海)有限公司 | 一种制作嵌入式闪存的方法 |
| CN105575878A (zh) * | 2014-10-17 | 2016-05-11 | 中芯国际集成电路制造(上海)有限公司 | 一种浅沟槽隔离结构及其制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN112002673A (zh) | 2020-11-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI621245B (zh) | 具有增大記憶胞接觸區域的半導體記憶體裝置及其製作方法 | |
| KR100675285B1 (ko) | 수직 트랜지스터를 갖는 반도체소자 및 그 제조방법 | |
| KR100530496B1 (ko) | 반도체 장치, 리세스 게이트 전극 형성 방법 및 반도체장치의 제조 방법 | |
| CN101944531A (zh) | 具有掩埋栅的半导体器件及其制造方法 | |
| US20130234282A1 (en) | Semiconductor device with vertical cells and fabrication method thereof | |
| KR100538810B1 (ko) | 반도체소자의 소자분리 방법 | |
| US5789792A (en) | Isolation trench structures protruding above a substrate surface | |
| US20200152639A1 (en) | Semiconductor structure and manufacturing method thereof | |
| CN112002673B (zh) | 隔离结构的制作方法、dac器件及其制作方法 | |
| US6872629B2 (en) | Method of forming a memory cell with a single sided buried strap | |
| KR100701701B1 (ko) | 반도체 소자 및 그의 제조방법 | |
| US20150214234A1 (en) | Semiconductor device and method for fabricating the same | |
| KR100480604B1 (ko) | 저에너지 이온주입을 이용한 반도체 소자의 쉘로우 웰 형성방법 | |
| US7034352B2 (en) | DRAM with very shallow trench isolation | |
| US7205208B2 (en) | Method of manufacturing a semiconductor device | |
| US6569732B1 (en) | Integrated process sequence allowing elimination of polysilicon residue and silicon damage during the fabrication of a buried stack capacitor structure in a SRAM cell | |
| US20230120017A1 (en) | Semiconductor structure and method for fabricating same | |
| KR101172310B1 (ko) | 반도체 장치 제조 방법 | |
| KR100403317B1 (ko) | 반도체소자의 제조방법 | |
| KR101019701B1 (ko) | 반도체 소자 및 그의 제조방법 | |
| KR20220145124A (ko) | 집적회로 장치 및 그 제조 방법 | |
| KR100645836B1 (ko) | 반도체 소자의 게이트 전극 형성방법 | |
| KR100531460B1 (ko) | 반도체소자의 제조 방법 | |
| CN118098977A (zh) | 半导体器件及其制作方法 | |
| JP2005311173A (ja) | 半導体記憶装置および半導体記憶装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |