CN102956495B - 浅沟槽隔离结构制造方法 - Google Patents
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Abstract
本发明公开一种晶体管结构、浅沟槽隔离结构及其制造方法，该制造方法包括下列步骤：提供基板，基板上定义有高电压元件区域；利用第一蚀刻工艺于高电压元件区域中制作出预处理浅沟槽；利用第二蚀刻工艺将高电压元件区域中的预处理浅沟槽继续蚀刻成第一浅沟槽；以及于第一浅沟槽中填入介电材料而形成第一浅沟槽隔离结构。
Description
技术领域
本发明涉及一种晶体管结构、浅沟槽隔离结构及其制造方法，尤指应用于半导体工艺中的浅沟槽隔离结构及其制造方法。
背景技术
在同一集成电路芯片上一并完成有低电压逻辑电路与高电压元件的设计已是现今集成电路制作的主流。而不论在低电压逻辑电路或是高电压元件中，都必须制作出隔离元件来进行元件之间的电性隔离。而浅沟槽隔离结构(Shallow Trench Isolation，简称STI)是目前最常使用的隔离元件，且低电压逻辑电路与高电压元件中的浅沟槽隔离结构通常会于同一工艺中一并完成。
但因低电压逻辑电路的元件尺寸随工艺进步而日益缩小，导致浅沟槽隔离结构的宽度与深度也随之小型化，因此若高电压元件中所使用浅沟槽隔离结构的尺寸与低电压逻辑电路中浅沟槽隔离结构的尺寸相同时，可能无法满足高电压元件的设计需求，而如何改善此种已知手段的不足，便是发展本发明的主要目的。
发明内容
有鉴于此，本发明的目的之一是在提供一种浅沟槽隔离结构制造方法，以确保高电压元件的浅沟槽隔离结的绝缘效果。
本发明的目的之一在于提供一种浅沟槽隔离结构制造方法，方法包括下列步骤：提供基板，基板上定义有高电压元件区域；利用第一蚀刻工艺于高电压元件区域中制作出预处理浅沟槽；利用第二蚀刻工艺将高电压元件区域中的预处理浅沟槽继续蚀刻成第一浅沟槽；以及于第一浅沟槽中填入介电材料而形成第一浅沟槽隔离结构。
在本发明的优选实施例中，上述基板上另定义有低电压元件区域，上述第二蚀刻工艺于上述低电压元件区域中制作出第二浅沟槽，上述第二浅沟槽的深度小于上述第一浅沟槽。
在本发明的优选实施例中，上述第一蚀刻工艺制作出的上述预处理浅沟槽的开口侧壁的倾斜角范围约在105至135度之间，使得上述第一浅沟槽具有坡度较和缓的肩部。
在本发明的优选实施例中，在形成上述第一浅沟槽隔离结构之后，还包括下列步骤：对上述第一浅沟槽隔离结构进行预清洗，用以将上述第一浅沟槽隔离结构的顶面退缩至上述肩部以下；以及于上述第一浅沟槽隔离结构及上述基板的表面上形成高电压栅极介电层。
在本发明的优选实施例中，在制作出上述预处理浅沟槽之后，还包括下列步骤：于上述预处理浅沟槽的开口侧壁形成间隙壁，其中上述间隙壁的材料与上述介电材料相同。
在本发明的优选实施例中，在制作出上述预处理浅沟槽之后及进行上述第二蚀刻工艺之前或之后，还包括下列步骤：于上述基板的上述高电压元件区域中进行掺质注入工艺，用以形成高电压阱区。
在本发明的优选实施例中，在上述第一浅沟槽中填入上述介电材料的方法包括下列步骤：进行高密度等离子体化学气相沉积法来沉积上述介电材料；以及对上述介电材料进行化学机械抛光工艺，以平坦化上述介电材料。
本发明的另一目的在于提供一种浅沟槽隔离结构，包括：基板，基板定义有高电压元件区域；第一浅沟槽，形成于高电压元件区域中，第一浅沟槽具有上半部与下半部，上半部的开口侧壁形成具有坡度较和缓的肩部；以及介电材料层，填入于第一浅沟槽，其高度至少到达肩部。
在本发明的优选实施例中，还包括有第二浅沟槽，上述第二浅沟槽位于上述基板上的低电压元件区域，上述第二浅沟槽的深度小于上述第一浅沟槽。
在本发明的优选实施例中，上述肩部的倾斜角范围约在105至135度之间。
在本发明的优选实施例中，上述基板为硅基板，上述介电材料层的材料为氧化硅。
本发明的又一目的在于提供一种高压金属氧化物半导体晶体管结构，其中包括：基板；沟道区，形成于该基板中；至少一浅沟槽，形成于该沟道区的一侧，其具有上半部与下半部，该上半部的开口侧壁形成具有坡度较和缓的肩部；以及介电材料层，填入于该浅沟槽中，其高度至少到达该肩部。
附图说明
图1A至图1J为本发明所提出的浅沟槽隔离结构的制造方法步骤示意图。
图2为具有以本发明所完成的浅沟槽隔离结构的对称型高电压金属氧化物半导体晶体管的剖面示意图。
图3为具有以本发明所完成的浅沟槽隔离结构的非对称型高电压金属氧化物半导体晶体管的剖面示意图。
附图标记说明
1、2：硅基板 10：垫氧化层
11：高电压元件区域 12：低电压元件区域
13：垫氧化层 14：氮化硅层
15：第一组浅沟槽 16：第二组浅沟槽
17：氧化硅层 110：预处理浅沟槽
111：间隙壁 119：高电压阱区
180、181、200、201、202、30：浅沟槽隔离结构
1801：肩部 191：高电压栅极介电层
192：高电压栅极导体结构 199：沟道
d1、d2：高电压栅极介电层的厚度
20：P型阱区 21：高电压栅极介电层
22：高电压栅极导体结构 23：沟道区
24：高电压N型场区 25：高电压P型场区
220：高浓度的P型掺杂区 210：高浓度的N型掺杂区
2000、2010：肩部
具体实施方式
请参见图1A至图1J，其为本发明所提出的浅沟槽隔离结构(Shallow TrenchIsolation，简称STI)的制造方法步骤示意图，首先，如图1A所示，提供硅基板1，并于硅基板1表面上形成垫氧化层10，而该硅基板1上被区分成两个区域，高电压元件区域11与低电压元件区域12。
接着，在该硅基板1进行零层蚀刻(zero etch)，零层蚀刻的主要目的于硅基板1上利用光掩模光刻蚀刻工艺来定义出后续工艺所需的对准标记(alignment mark，本图中未示出)，但为改善已知不足，本发明特别于该零层蚀刻中的光掩模图案中加入了高电压元件区域11中浅沟槽隔离结构的图案，如此一来，如图1B所示，经过零层蚀刻(zero etch)后的高电压元件区域11中将可完成预处理浅沟槽110，该预处理浅沟槽110已具有第一深度。因为高电压元件区域11的元件密度不高，所以可以有空间来让形成的预处理浅沟槽110的开口侧壁角度不要太垂直。因此，透过蚀刻条件的调整，本发明可形成开口侧壁坡度角度较为和缓的预处理浅沟槽110，其开口侧壁的倾斜角范围约在105至135度之间。
然后如图1C所示，在高电压元件区域11中进行如箭头所示的掺质注入工艺，用以形成高电压元件中的高电压阱区(HV Well)119等结构，然后如图1D所示，再于预处理浅沟槽110的侧壁上形成材料为氧化硅的间隙壁(spacer)111，而形成的方法主要是利用各向异性蚀刻来对氧化硅材料进行蚀刻，而将多余的氧化硅及垫氧化层10去除，进而留下间隙壁(spacer)111，而间隙壁(spacer)111的主要目的是防止后续工艺所产生的残余物，例如氮化硅，堆积于浅沟槽110的侧壁上而导致后续完成的隔离构造的剖面形状不佳。
接着，如图1E所示，再于硅基板1表面上形成垫氧化层13与氮化硅层14，然后再于高电压元件区域11与低电压元件区域12中一起进行浅沟槽的蚀刻工艺，用以形成如图1F所示的浅沟槽，其中高电压元件区域11中的第一组浅沟槽15的深度较低电压元件区域12中的第二组浅沟槽16的深度为大，因为本发明经过零层蚀刻(zero etch)后的高电压元件区域11中已预先形成上半部的预处理浅沟槽110，因此，具有上半部与下半部的第一组浅沟槽15的深度可比第二组浅沟槽16多出该第一深度的量，进而可达到优选的隔离效果。换句话说，第一组浅沟槽15的深度调整可透过零层蚀刻(zero etch)形成浅沟槽110时来进行，有效解决已知手段中高电压元件区域中浅沟槽深度不易调整的问题。
由于上述浅沟槽蚀刻会造成硅基板1的表面产生缺陷，因此可将具有浅沟槽的硅基板送入高温(约1100度C)炉管进行修补工艺，用于在浅沟槽壁上形成氧化硅修补层(liner，图中未示出)，用于修补缺陷及钝化(rounding)尖角以增进电性隔离效果。
然后利用高密度等离子体化学气相沉积法(HDP-CVD)，将氧化硅层17填入第一组浅沟槽15及第二组浅沟槽16中以及形成于氮化硅层14上，之后进行化学机械抛光工艺，以去除氮化硅层14上方的氧化硅层17，使氧化硅层17与氮化硅层14几乎等高，此时可形成如图1G所示的结构。接着，如图1H所示，利用回蚀及氮化硅去除工艺来去除氮化硅层14，用以露出氧化硅完成的浅沟槽隔离结构180、181。其中位于高电压元件区域11中的浅沟槽隔离结构180的深度较位于低电压元件区域12的浅沟槽隔离结构181为深，且该浅沟槽隔离结构180具有坡度较和缓的肩部1801。
而利用上述浅沟槽隔离结构180便可接着进行另外的掺质注入(如图1I所示)来形成高电压场区(HV Field)等高电压元件的其他部分(请参照图2)，如图1J所示，在这些后续工艺之中会对该浅沟槽隔离结构180进行一次或多次预清洗(pre-clean)，而不可避免地将浅沟槽隔离结构180的顶面经由清洗而退缩至肩部1801高度的附近，然后再利用热氧化工艺来将高电压栅极介电层191完成基板1的表面上并与该浅沟槽隔离结构180相接，然后再于高电压栅极介电层191及浅沟槽隔离结构180的顶面上形成高电压栅极导体结构192。其中高电压栅极介电层191可利用高温炉管所进行的热氧化工艺来完成。再者，高电压栅极介电层191的材料与浅沟槽隔离结构180同为氧化硅。而由于本发明所完成的浅沟槽隔离结构180具有坡度较和缓的肩部1801，因此于浅沟槽隔离结构180上方所完成的高电压栅极介电层191的厚度较为均匀，举例来说，沟道199中央与沟道边缘处距离高电压栅极导体结构192的厚度d1与d2分别为950埃与700埃，使得d2/d1的比例可以维持在至少大于0.7的状况，进而得到优选的绝缘效果与高电压操作特性。
再请参见图2，其为具有以本发明所完成的浅沟槽隔离结构的对称型高电压金属氧化物半导体晶体管的剖面示意图，其中以N型金属氧化物半导体(NMOS)为例，基板2中形成有高电压P型阱区20，高电压P型阱区20中形成有高电压N型场区24与高电压P型场区25。至于高浓度的P型掺杂区220及高浓度的N型掺杂区210分别作为基体接触区与源/漏极接触区，浅沟槽隔离结构200、201、202皆可使用上述技术来完成，使得所完成的高电压金属氧化物半导体晶体管具有优选的绝缘效果与高电压操作特性。另外，由于本发明的技术手段主要是改善高电压栅极介电层的厚度变异，因此若是仅针对高电压栅极介电层21与高电压栅极导体结构22下方的沟道区23两个浅沟槽隔离结构200、201的单侧肩部2000、2010剖面形状来进行改善，就可达到预期的功效。当然，也可以将所有的浅沟槽隔离结构的肩部都改成本发明所提出的结构，更可确保功效的达成。另外，请参见图3，其具有以本发明技术所完成的浅沟槽隔离结构的非对称型高电压金属氧化物半导体晶体管的剖面示意图，其与图2的对称型高电压金属氧化物半导体晶体管的不同处在于，原本一侧的浅沟槽隔离结构201、202、高电压N型场区24、高电压P型场区25以及高浓度的P型掺杂区220皆被省略，仅保留作为源/漏极接触区的高浓度的N型掺杂区210及最外侧的浅沟槽隔离结构30。
综上所述，在本发明对技术进行改良后，已可有效改善已知手段的问题。虽然本发明已以优选实施例披露如上，然其并非用以限定本发明，任何本领域一般技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视权利要求所界定为准。
Claims (7)
1.一种浅沟槽隔离结构制造方法，该方法包括下列步骤：
提供基板，该基板上定义有高电压元件区域；
利用第一蚀刻工艺进行零层蚀刻的同时，于该高电压元件区域中制作出预处理浅沟槽；
利用第二蚀刻工艺将该高电压元件区域中的该预处理浅沟槽继续蚀刻成第一浅沟槽，其中该第一浅沟槽的开口比该预处理浅沟槽的开口小；
将具浅沟槽的硅基板送入高温炉管进行修补工艺，于浅沟槽壁上形成氧化硅修补层；以及
于该第一浅沟槽中填入介电材料而形成第一浅沟槽隔离结构，其中该介电材料层，在沟道边缘与沟道中央处距离高电压栅极导体结构的厚度比值，至少大于0.7。
2.如权利要求1所述的浅沟槽隔离结构制造方法，其中该基板上另定义有低电压元件区域，该第二蚀刻工艺于该低电压元件区域中制作出第二浅沟槽，该第二浅沟槽的深度小于该第一浅沟槽。
3.如权利要求1所述的浅沟槽隔离结构制造方法，其中该第一蚀刻工艺制作出的该预处理浅沟槽的开口侧壁的倾斜角范围在105至135度之间，使得该第一浅沟槽具有坡度较和缓的肩部。
4.如权利要求3所述的浅沟槽隔离结构制造方法，其中于形成该第一浅沟槽隔离结构之后，还包括下列步骤：
对该第一浅沟槽隔离结构进行预清洗，用以将该第一浅沟槽隔离结构的顶面退缩至该肩部；以及
于该基板的表面上形成高电压栅极介电层。
5.如权利要求1所述的浅沟槽隔离结构制造方法，其中于制作出该预处理浅沟槽之后，还包括下列步骤：于该预处理浅沟槽的开口侧壁形成间隙壁，其中该间隙壁的材料与该介电材料相同。
6.如权利要求1所述的浅沟槽隔离结构制造方法，其中于制作出该预处理浅沟槽之后及进行该第二蚀刻工艺之前，还包括下列步骤：于该基板的该高电压元件区域中进行掺质注入工艺，用以形成高电压阱区。
7.如权利要求1所述的浅沟槽隔离结构制造方法，其中于该第一浅沟槽中填入该介电材料的方法包括下列步骤：
进行高密度等离子体化学气相沉积法来沉积该介电材料；以及
对该介电材料进行化学机械抛光工艺，以平坦化该介电材料。
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