JP2013508984A - 曲線状のゲート酸化物プロファイルを有するスプリットゲート半導体素子 - Google Patents

曲線状のゲート酸化物プロファイルを有するスプリットゲート半導体素子 Download PDF

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Abstract

スプリットゲート半導体素子は、第１の電極領域及び第２の電極領域を有するトレンチゲートを含む。前記第１の電極領域及び前記第２の電極領域は、ゲート酸化物層及び隣接誘電層によって相互に分離される。前記ゲート酸化物層と前記誘電層との間の境界は曲線状となっており、これにより、前記ゲート酸化物層が前記トレンチの側壁と出合う場所である鋭角部が回避される。
【選択図】図１Ａ

Description

本発明による実施形態は、一般に半導体素子に関する。
出力を節約するためには、トランジスタにおける出力損失の低減が重要となる。金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）素子、特にはパワーＭＯＳＦＥＴとして知られている一種のＭＯＳＦＥＴにおいて、前記素子のドレイン／ソースオン抵抗（Ｒｄｓｏｎ）を低減させることにより、出力損失の低減が可能となる。
スプリットゲートパワーＭＯＳＦＥＴ（遮蔽ゲートトレンチＭＯＳＦＥＴとしても知られる）においては、Ｒｄｓｏｎの低減のために、エピタキシャル層内のドーピング濃度をより高くする。スプリットゲートパワーＭＯＳＦＥＴにおいて用いられるトレンチゲートは、第１の電極（例えばポリシリコン又はポリ１）と、第２の電極（例えばポリシリコン又はポリ２）とを含む。第１の電極は、絶縁層（例えば差分酸化物層；differential oxide layer）によって第２の電極から分離される。製造の観点からみて、前記絶縁層を適切に形成することは困難な場合がある。
１つの従来の製造プロセスにおいて、前記絶縁層は、前記ゲート酸化物の形成と同時に、露出された第１のポリシリコン（ポリ１）領域上に成長される。しかし、前記ポリ１上における前記絶縁層の成長速度は、前記ポリ１領域の側壁に沿った前記絶縁層の成長速度よりもずっと速い。その結果、前記第２の電極のためのポリシリコン（ポリ２）が前記絶縁層上に堆積されたときに、鋭角部（sharp corner）が形成される。このような鋭角部があると、先端放電効果に起因して、前記絶縁層の信頼性に影響が出る場合がある。また、ゲート−ソースとゲート−ドレインとの間の重複が増加する可能性があり、その結果、Ｃｉｓｓ（前記ゲートソースキャパシタンス及びゲートドレインキャパシタンスの合計）が増加し得る。さらに、前記絶縁層は下側のポリ１領域のプロファイルに適合しているため、前記ポリ１表面上において空隙又は欠陥が少しでも存在する場合、前記空隙又は欠陥に起因して酸化物プロファイルが変形し、その結果、前記ポリ１／ポリ２の絶縁破壊が有意に低下する。加えて、前記絶縁層及び前記ゲート酸化物は同時に形成されるため、前記絶縁層及び前記ゲート酸化物の厚さ間の相関が高くなる。その結果、前記ゲート酸化物をこれ以上厚くせずに欠陥又は他の製造問題を補償するために、前記絶縁層をこれ以上厚くすることができなくなる。
別の従来の製造プロセスにおいて、第１の電極のための側壁酸化物及びポリシリコンをトレンチ内に堆積させる。その後、第１のポリシリコン領域を凹状エッチし、側壁酸化物と同様のエッチ速度を有する誘電材料を前記トレンチに補充する。平坦化後、前記誘電材料及び前記側壁酸化物をエッチバックして、絶縁層を形成する。しかし、前記誘電材料及び前記酸化物双方において均一なエッチ速度を達成することは困難である場合がある。エッチ速度において差がある場合、絶縁層の均一性に影響が出る場合があり、その結果、当該素子のオン抵抗及び入力キャパシタンスに影響が出る場合がある。また、前記エッチの実行後、鋭角部が形成され、この鋭角部において、トレンチ内に残留している材料がトレンチ側壁と出合う。このような鋭角部がある場合、ゲート酸化物の厚さ形成が大幅に遅延する可能性があり、その結果、ゲート酸化物の絶縁破壊が大幅に低下し得る。
よって、上記の欠陥を回避する半導体素子と、このような素子を生成するための実行可能な方法とがあれば、有利である。
本発明による一実施形態において、スプリットゲート半導体素子（例えばパワーＭＯＳＦＥＴ）は、第１の電極（例えばポリ１）領域を有するトレンチゲートと、第２の電極（例えばポリ２）領域とを含む。前記第１の電極及び前記第２の電極は、ゲート酸化物層及び隣接誘電層によって相互に分離される。前記ゲート酸化物層と前記誘電層との間の境界は曲線状になっており、これにより、ゲート酸化物層がトレンチ側壁と出合う鋭角部を回避する。
一実施形態による製造中、ポリ１領域は凹状エッチされ、前記側壁酸化物はエッチ除去される。前記凹部に誘電材料を補充し、平坦化する。その結果、前記ポリ１領域の上方の領域内には、同一種類の材料（誘電材料）が含まれる。その後、前記誘電材料をエッチバックする。前記領域全体において同一の材料が存在しているため、異なる材料において均一なエッチ速度を達成しようとする際の問題が回避される。前記誘電領域をエッチして、曲線状（例えば凹状）プロファイルを形成する。上側を覆う酸化物層が形成されると、この酸化物層は前記誘電領域の形状に適合し、同様に曲線状プロファイルを有する。よって、誘電領域及び酸化物層がトレンチ側壁と出合う鋭角部が回避される。
従来のアプローチと比較して、ゲート−ソースとゲート−ドレインとの間の重複が低減され、その結果Ｃｉｓｓも低下する。ポリ１表面内に欠陥又は空隙が少しでも存在する場合も、前記凹部に誘電材料が補充されたときに当該欠陥又は空隙が充填されるため、適切なプロファイルが達成され、プロファイルの変形は回避される。よって、鋭角部が無いため、従来のアプローチと関連するゲート酸化物の遅延問題が回避される。

当業者であれば、種々の図面中に図示される以下の詳細な説明を読めば、本発明の上記及び他の目的及び利点を認識できるであろう。
本明細書において用いられかつ本明細書を形成する添付図面は、本発明の実施形態を例示し、以下の記載と共に、本発明の原理を説明する役割を果たす。図面及び明細書全体において、類似の参照符号は、類似の要素を示す。

図１Ａは、本発明の実施形態による半導体素子の作製において用いられるプロセスのフローチャートを示す。 図１Ｂは、本発明の実施形態による半導体素子の作製において用いられるプロセスのフローチャートを示す。 図１Ｃは、本発明の実施形態による半導体素子の作製において用いられるプロセスのフローチャートを示す。 図２は、本発明の実施形態による半導体素子の作製における選択された段階を示す断面図である。 図３は、本発明の実施形態による半導体素子の作製における選択された段階を示す断面図である。 図４は、本発明の実施形態による半導体素子の作製における選択された段階を示す断面図である。 図５は、本発明の実施形態による半導体素子の作製における選択された段階を示す断面図である。 図６は、本発明の実施形態による半導体素子の作製における選択された段階を示す断面図である。 図７は、本発明の実施形態による半導体素子の作製における選択された段階を示す断面図である。 図８は、本発明の実施形態による半導体素子の作製における選択された段階を示す断面図である。 図９は、本発明の実施形態による半導体素子の作製における選択された段階を示す断面図である。 図１０は、本発明の実施形態による半導体素子の作製における選択された段階を示す断面図である。 図１１は、本発明の実施形態による半導体素子の作製における選択された段階を示す断面図である。 図１２は、本発明の実施形態による半導体素子の作製における選択された段階を示す断面図である。 図１３は、本発明の実施形態による半導体素子の作製における選択された段階を示す断面図である。 図１４は、本発明の実施形態による半導体素子の作製における選択された段階を示す断面図である。 図１５は、本発明の実施形態による半導体素子の作製における選択された段階を示す断面図である。 図１６は、本発明の実施形態による半導体素子の作製における選択された段階を示す断面図である。 図１７は、本発明の実施形態による半導体素子の作製における選択された段階を示す断面図である。 図１８は、本発明の実施形態による半導体素子の作製における選択された段階を示す断面図である。 図１９は、本発明による実施形態における半導体素子の要素を示す断面図である。
以下の本発明の詳細な説明において、本発明の深い理解のために、多数の特定の詳細について説明する。しかし、当業者であれば、これらの特定の詳細又はその均等物無しでも本発明を実行することが可能であることを認識する。他の場合において、本発明の局面を不必要に曖昧にしないようにするために、周知の方法、手順、要素及び回路については詳述するのを控える。
以下の詳細な記載のうち一部において、半導体素子作製動作における手順、論理ブロック、処理及び他の記号表示を示す。これらの記載及び表示は、半導体素子作製分野の当業者が作業の本質を他の当業者へ最も効果的に伝達するために用いられる手段である。本出願において、手順、論理ブロック、プロセスなどは、所望の結果を得るための一連の首尾一貫した工程又は命令としてみなされる。これらの工程においては、物理的数量を物理的に操作することが必要となる。上記及び同様の条件は全て、適切な物理的数量と関連付けられるべきものであり、ひとえに便宜上のためにこれらの数量に適用された表示に過ぎないことが念頭におかれるべきである。以下の記載から明らかであるものを除いて、他に明記無き限り、本出願全体において、「形成する」、「行う」、「生成する」、「堆積する」、「エッチングする」などの用語を用いた記載は、半導体素子作製の行為及びプロセス（例えば図１Ａ、図１Ｂ及び図１Ｃのフローチャート１００）を指すことが理解される。
図面は縮尺通りになっておらず、構造及び当該構造を形成する多様な層の一部のみが図示されている場合がある。さらに、本明細書中に記載のプロセス及び工程と共に、作製プロセス及び工程が行われる場合がある。すなわち、本明細書中に図示及び記載される工程の前、最中及び／又は後において、複数のプロセス工程が存在し得る。重要なことは、本発明による実施形態が、これらの他の（恐らくは従来の）プロセス及び工程と共に（当該プロセス及び工程を混乱させることなく）実行することが可能であることである。一般的に、本発明による実施形態を従来のプロセスの一部の代替として（周辺プロセス及び工程に有意な影響を与えることなく）用いることが可能である。
本明細書中用いられる「ｎ」という文字はｎ型ドーパントを指し、「ｐ」という文字はｐ型ドーパントを指す。正符号「＋」又は負符号「−」は、相対的に高いドーパント濃度又は相対的に低いドーパント濃度を指す。
本明細書中用いられる「チャンネル」という用語は、受け入れられている意味合いで用いられる。すなわち、ＦＥＴ内のチャンネルにおいて、電流はソース接続からドレイン接続へと移動する。チャンネルは、ｎ型半導体材料又はｐ型半導体材料のいずれかによって構成され得る。そのため、ＦＥＴは、ｎチャンネル素子又はｐチャンネル素子として指定される。図面のうちいくつかについて、ｎチャンネル素子（すなわち、ｎチャンネルパワーＭＯＳＦＥＴ）の文脈において説明する。しかし、本発明による実施形態はこれらに限定されない。すなわち、本明細書中に記載の特徴は、ｐチャンネル素子において利用することが可能である。すなわち、ｎチャンネル素子についての説明は、対応するｎ型ドーパント及び材料をｐ型ドーパント及び材料と置き換えることにより、そのままｐチャンネル素子にもあてはめることができ、逆もまた同様である。
図１Ａ、図１Ｂ及び図１Ｃは、半導体素子（例えば図１９中に部分的に図示する素子）の作製において用いられるプロセスの一実施形態のフローチャート１００である。フローチャート１００において特定の工程を示しているが、このような工程は例示的なものである。すなわち、本発明による実施形態は、フローチャート１００中に記載される工程の多様な他の工程又は変更例を行うのにも適している。フローチャート１００について、図２〜図１８に関連して説明する。図２〜図１８は、本発明の実施形態による半導体素子作製における選択された段階を示す断面図である。
図１Ａのブロック１０２において、図２も参照して、エピタキシャル（ｅｐｉ）層２０４を基板２０２上に成長させる（基板２０２は、後続図中において図示していない場合がある）。ｎチャンネル素子において、前記エピタキシャル層はｐドーパントを含み、ｎ＋基板上に成長される。前記構造は、基板２０２の下面上のドレイン領域２０３を含む。
図１Ａのブロック１０４において、図３も参照して、エピ層２０４の選択された部位上にフォトレジスト（ＰＲ）マスク３０６を形成する。その後、エピ層２０４の露出部位をエッチ除去して、トレンチ３０８と呼ばれるトレンチ状のキャビティを形成する。その後、図４に示すようにマスク３０６を除去する。
図１Ａのブロック１０６において、図５も参照して、エピ層２０４上においてトレンチ３０８の側壁及び下面に沿って熱酸化物層５１０を生成（成長）させる。一実施形態において、前記熱酸化物層の厚さは、およそ３００オングストローム（Ａ）である。
ブロック１０８において、誘電層５１２（本明細書中、第１の誘電層とも呼ぶ）を熱酸化物層５１０上に形成する。熱酸化物層５１０は、図５に示すようにトレンチ３０８の側壁及び下部に沿ってトレンチ３０８内に延びる。一実施形態において、誘電層５１２は、準大気圧未ドープシリコンガラス（ＳＡＵＳＧ）を含む。このような実施形態において、前記誘電層の厚さはおよそ１３００Ａである。
図１Ａのブロック１１０において、図６も参照して、第１のポリシリコン層６１４を誘電層５１２上及びトレンチ３０８内に形成する（図６及び後続図において、誘電層５１２及び熱酸化物層５１０は、単一の層５１１として表示される場合がある）。本明細書中、第１のポリシリコン層をポリ１と呼ぶ場合がある。
図１Ａのブロック１１２において、図７も参照して、例えば化学機械平坦化又は研磨（ＣＭＰ）プロセスを用いてポリ１を除去する。残りのポリ１領域７１４も比較的少量だけ（例えば約０．１ミクロン）エッチバックすることができ、これにより、ポリ１の露出面（例えば上面）が層５１１に対して若干凹型となる。
図１Ｂのブロック１１４において、図８も参照して、ＰＲマスク８１６を選択されたポリ１領域上に形成する（すなわち、前記構造のコア領域を露出状態とし、前記構造のピックアップ又は終端領域をマスク８１６によって被覆する）。前記マスクを適用した後、前記露出されたポリ１をエッチバック（凹状エッチング）して、ポリ１領域８１８を前記コア領域内に形成する。このポリ１領域８１８は、前記ピックアップ又は終端領域内のポリ１領域７１４よりも低い高さまでトレンチ３０８を充填する。
図１Ｂのブロック１１６において、図９も参照して、ＰＲマスク８１６を除去した後、ブランケットバッファ酸化物エッチ（ＢＯＥ）を行って、層５１１の一部を除去する。より詳細には、エピ層２０４に沿って層５１１を除去し、トレンチ３０８の側壁から、図９に示すようにポリ１領域７１４及び８１８の側部を部分的に露出させる。そして、領域７１４及び８１８の高さよりも若干低い高さまで層５１１を除去する。
図１Ｂのブロック１１８において、例えば準大気圧化学気相成長法（ＳＡＣＶＤ）プロセスを用いて、図１０に示すように誘電層１０２０をエピ層２０４の露出表面上へまたトレンチ３０８内へと堆積させる。一実施形態において、誘電層１０２０は、高密度化されたＳＡＵＳＧ（例えば６Ｋ
ＳＡＵＳＧ）を含む。前記凹部に誘電材料が補充される際にポリ１領域７１４及び８１８の表面内の欠陥又は空隙は全て充填されるため、適切なプロファイルが達成され、プロファイル変形が回避される。
図１Ｂのブロック１２０において、例えばＣＭＰプロセスを用いて誘電層１０２０の一部を除去し、前記誘電層の残り部分をドライエッチを用いて除去し、これにより、エピ層２０４及び誘電層１０２０の露出表面を図１１に示すように平坦化する。よって、同一種類の材料（例えばＳＡＵＳＧ）がポリ１領域８１８の上方の領域内に来る。
図１Ｂのブロック１２２において、ＰＲマスク１２２２を前記構造のピックアップ又は終端領域上に形成すると、図１２に示すようにコア領域が露出される。その後、専用酸化物エッチを行って誘電層１０２０の一部を除去して、誘電層１２２６を形成する（本明細書中、誘電層１２２６を第２の誘電層とも呼ぶ）。誘電層１０２０全体において同一材料が存在しているため、異なる材料に対して均一なエッチ速度を達成しようとする際の問題が回避される。
重要なことに、誘電層１２２６の表面１２２４は曲線状となっている。図１２において、前記構造の断面が図示されている。三次元において、誘電層１２２６の表面１２２４は、凹状である。表面１２２４は曲線状であるため、誘電層１２２６が前記トレンチの側壁１２２８と出合う鋭角部が回避される。
図１Ｂのブロック１２４において、ＰＲマスク１２２２を除去し、図１３に示すようにエピ層２０４、誘電層１２２６及び誘電層１０２０の露出表面上にゲート酸化物層１３３０を生成（成長）させる。表面１２２４は曲線状であるため、ゲート酸化物層１３３０も、誘電層１２２６の上方において曲線状（凹状）となる。よって、従来のアプローチにおける鋭角部の存在に起因するゲート酸化物遅延問題が回避される。また、従来のアプローチと比較して、ゲート−ソースとゲート−ドレインとの間の重複も低減し、その結果Ｃｉｓｓも低減する。
図１Ｃのブロック１２６において、その後、ゲート酸化物層１３３０上に第２のポリシリコン層１３３２を形成する。本明細書中、この第２のポリシリコン層をポリ２とも呼ぶ。
図１Ｃのブロック１２８において、図１４も参照して、例えばＣＭＰプロセスを用いてポリ２を除去して、ポリ２領域１４３４を形成する。ポリ２領域１４３４を比較的少量だけエッチバックしてもよく、その場合、前記ポリ２の露出面（例えば上）面がゲート酸化物層１３３０に対して相対的に凹型となる。ポリ１領域８１８及びポリ２領域１４３４は、スプリットゲートパワーＭＯＳＦＥＴ（遮蔽ゲートトレンチＭＯＳＦＥＴとしても知られる）内のスプリットゲートの第１の電極及び第２の電極に対応する。
図１Ｃのブロック１３０において、図１５も参照して、本体インプラントを行って、本体領域１５３６を形成する。例えばｎチャンネル素子において、本体領域１５３６は、ｐ型（ｐ）ドーパントを含む。その後、マスク（図示せず）を形成してピックアップ領域又は終端領域を遮蔽することができ、その後、ソースインプラントを行ってソース領域１５３８を形成する。例えばｎチャンネル素子において、ソース領域１５３８はｎ型（ｎ＋）ドーパントを含む。その後、前記マスクを除去する。
図１Ｃのブロック１３２において、低温酸化物（ＬＴＯ）の層に続いてホウ素リンケイ酸ガラス（ＢＰＳＧ）の層を堆積させる。図１６、これらの層を層１６４０として総称する。
図１Ｃのブロック１３４において、図１７も参照して、マスク（図示せず）を用いて層１６４０、ソース領域１５３８及び本体領域１５３６の一部を選択的に除去して、開口部１７４２を形成する。その後、前記開口部の下部において、ｎチャンネル素子において、ドーパントをインプラントして、ｐ型（ｐ＋）接点領域１７４４を形成する。
図１Ｃのブロック１３６において、別のマスク（図示せず）を選択領域上に形成し、前記マスク内の開口部の下側の材料を除去することで、ポリ１領域８１８及び７１４ならびにポリ２領域１４３４に対してピックアップ（図示せず）を形成することができる。図１８に示すように前記構造上に金属層１８４６を堆積させることができ、その後別のマスク（図示せず）を形成することで、前記金属層の一部を選択的に除去して、電気接続を形成する。不動態層（図示せず）を任意選択的に堆積することができ、その後別のマスク（図示せず）を適用して前記不動態層をエッチングすることで、ゲートパッド及びソースパッドを規定することができる。
図１９は、トレンチ又はスプリットゲート１９００の実施形態を示す。ゲート１９００は、第１の電極（例えばポリシリコン、ポリ１）領域８１８と、第２の電極（例えばポリシリコン、ポリ２）領域１４３４とを含む。第１の電極及び第２の電極は、ゲート酸化物層１３３０によって相互に分離される。ゲート酸化物層１３３０は、第２の誘電層１２２６に隣接する。第１の誘電層５１２の後に第２の誘電層１２２６が形成され、第２の誘電層１２２６は、第１の誘電層５１２をゲート酸化物層１３３０から分離させる。
重要なことに、ゲート酸化物層１３３０と第２の誘電層１２２６との間の境界１２２４は曲線状になっている。境界１２２４は、ゲートトレンチ３０８の幅を横断する。より詳細には、前記境界は下側の誘電層１２２６に対して凹状となっている（よってゲート酸化物層１３３０に対して凸状となっている）。
第２の誘電層１２２６及びゲート酸化物層１３３０がトレンチ３０８の側壁に出合う場所である鋭角部が回避されるため、従来のアプローチに関連するゲート酸化物遅延問題が解消される。また、従来のアプローチと比較して、ゲート−ソースとゲート−ドレインとの間の重複が低減し、その結果Ｃｉｓｓが低減する。
要約すると、パワーＭＯＳＦＥＴ素子の実施形態と、このような素子の作製方法の実施形態とが記載されている。特定の本発明の実施形態についての上記記載は、例示及び説明の目的のためのものであり、網羅的なものを意図しておらずまた本発明を開示の形態そのものに限定することも意図していない。よって、上記教示内容を鑑みれば、多くの改変例及び変更例が可能である。実施形態は、本発明の原理及びその実際的用途を説明するために選択及び記載されたものであり、これにより、当業者が本発明及び多様な実施形態を最良に利用することが可能となり、特定の用途に適した多様な改変例が企図される。本発明の範囲は、本明細書に添付される特許請求の範囲及びその均等物によって規定されることが意図される。
コンセプト
本文書は、少なくとも以下のコンセプトを開示する。

コンセプト１．
ソース領域と；
ドレイン領域と；
第１の電極領域及び第２の電極領域を含むトレンチゲートであって、前記第１の電極領域及び前記第２の電極領域は、誘電層に隣接するゲート酸化物層によって相互に分離され、前記ゲート酸化物層と前記誘電層との間の境界は曲線状であるトレンチゲートと
を具備した半導体素子。

コンセプト２．
前記第１の電極領域及び前記第２の電極領域はポリシリコンを含むコンセプト１の半導体素子。

コンセプト３．
前記誘電層は第２の誘電層を含み、前記第２の誘電層は、第１の誘電層の後に形成され且つ前記第１の誘電層を前記ゲート酸化物層から分離させるコンセプト１の半導体素子。

コンセプト４．
前記境界は、前記誘電層に対して凹状であり、前記ゲート酸化物層に対して凸状であるコンセプト１の半導体素子。

コンセプト５．
前記誘電層は準大気圧未ドープシリコンガラス（ＳＡＵＳＧ）を含むコンセプト１の半導体素子。

コンセプト６．
パワー金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）素子を含むコンセプト１の半導体素子。

コンセプト７．
前記ゲート酸化物層は前記第２の電極領域も前記ソース領域から分離させるコンセプト１の半導体素子。

コンセプト８．
半導体素子であって、
ソース領域と；
ドレイン領域と；
前記半導体素子内のトレンチ状のキャビティ内に形成されたゲートであって、前記ゲートは、
第１の電極領域と；
第２の電極領域と；
前記第１の領域と前記第２の電極領域との間の前記ゲートの幅を横断する表面を有する誘電領域であって、前記表面は凹状である誘電領域と
を含むゲートと
を具備した半導体素子。

コンセプト９．
前記第１の電極領域及び前記第２の電極領域はポリシリコンを含むコンセプト８の半導体素子。

コンセプト１０．
前記誘電領域を前記第２の電極領域から分離させるゲート酸化物層をさらに含むコンセプト８の半導体素子。

コンセプト１１．
前記誘電領域は第２の誘電層を含み、前記第２の誘電層は、第１の誘電層の後に形成され且つ前記第１の誘電層を前記ゲート酸化物層から分離させるコンセプト１０の半導体素子。

コンセプト１２．
前記誘電領域は準大気圧未ドープシリコンガラス（ＳＡＵＳＧ）を含むコンセプト８の半導体素子。

コンセプト１３．
パワー金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）素子を含むコンセプト８の半導体素子。

コンセプト１４．
前記ゲート酸化物層は前記第２の電極領域も前記ソース領域から分離させるコンセプト１の半導体素子。

コンセプト１５．
半導体素子内にスプリットゲートを作製する方法であって、
前記半導体素子内のトレンチ状のキャビティの側壁に沿って第１の誘電領域を形成することと；
前記キャビティ内に第１のゲート電極領域を形成することと；
前記キャビティ中に第２の誘電領域を形成することと；
前記第２の誘電領域をエッチバックして凹状表面を形成することと；
前記キャビティ内に第２のゲート電極領域を形成することと
を含んだ方法。

コンセプト１６．
前記第２の誘電領域を形成する前に前記第１の誘電領域をエッチバックすることをさらに含むコンセプト１５の方法。

コンセプト１７．
前記第２のゲート電極領域を形成する前に、前記凹状表面上に且つ前記側壁に沿ってゲート酸化物層を生成することをさらに含むコンセプト１５の方法。

コンセプト１８．
前記第１の誘電領域を形成する前に、前記側壁に沿って熱酸化物層を生成することをさらに含むコンセプト１５の方法。

コンセプト１９．
ソース及びドレイン領域を形成する工程をさらに含むコンセプト１５の方法。

コンセプト２０．
前記半導体素子はパワー金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）素子を含むコンセプト１５の方法。

Claims (20)

  1. ソース領域と；
    ドレイン領域と；
    第１の電極領域及び第２の電極領域を含むトレンチゲートであって、前記第１の電極領域及び前記第２の電極領域は、誘電層に隣接するゲート酸化物層によって相互に分離され、前記ゲート酸化物層と前記誘電層との間の境界は曲線状であるトレンチゲートと
    を具備した半導体素子。
  2. 前記第１の電極領域及び前記第２の電極領域はポリシリコンを含む請求項１の半導体素子。
  3. 前記誘電層は第２の誘電層を含み、前記第２の誘電層は、第１の誘電層の後に形成され且つ前記第１の誘電層を前記ゲート酸化物層から分離させる請求項１の半導体素子。
  4. 前記境界は、前記誘電層に対して凹状であり、前記ゲート酸化物層に対して凸状である請求項１の半導体素子。
  5. 前記誘電層は準大気圧未ドープシリコンガラス（ＳＡＵＳＧ）を含む請求項１の半導体素子。
  6. パワー金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）素子を含む請求項１の半導体素子。
  7. 前記ゲート酸化物層は前記第２の電極領域も前記ソース領域から分離させる請求項１の半導体素子。
  8. 半導体素子であって、
    ソース領域と；
    ドレイン領域と；
    前記半導体素子内のトレンチ状のキャビティ内に形成されたゲートであって、前記ゲートは、
    第１の電極領域と；
    第２の電極領域と；
    前記第１の領域と前記第２の電極領域との間の前記ゲートの幅を横断する表面を有する誘電領域であって、前記表面は凹状である誘電領域と
    を含むゲートと
    を具備した半導体素子。
  9. 前記第１の電極領域及び前記第２の電極領域はポリシリコンを含む請求項８の半導体素子。
  10. 前記誘電領域を前記第２の電極領域から分離させるゲート酸化物層をさらに含む請求項８の半導体素子。
  11. 前記誘電領域は第２の誘電層を含み、前記第２の誘電層は、第１の誘電層の後に形成され且つ前記第１の誘電層を前記ゲート酸化物層から分離させる請求項１０の半導体素子。
  12. 前記誘電領域は準大気圧未ドープシリコンガラス（ＳＡＵＳＧ）を含む請求項８の半導体素子。
  13. パワー金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）素子を含む請求項８の半導体素子。
  14. 前記ゲート酸化物層は前記第２の電極領域も前記ソース領域から分離させる請求項１の半導体素子。
  15. 半導体素子内にスプリットゲートを作製する方法であって、
    前記半導体素子内のトレンチ状のキャビティの側壁に沿って第１の誘電領域を形成することと；
    前記キャビティ内に第１のゲート電極領域を形成することと；
    前記キャビティ中に第２の誘電領域を形成することと；
    前記第２の誘電領域をエッチバックして凹状表面を形成することと；
    前記キャビティ内に第２のゲート電極領域を形成することと
    を含んだ方法。
  16. 前記第２の誘電領域を形成する前に前記第１の誘電領域をエッチバックすることをさらに含む請求項１５の方法。
  17. 前記第２のゲート電極領域を形成する前に、前記凹状表面上に且つ前記側壁に沿ってゲート酸化物層を生成することをさらに含む請求項１５の方法。
  18. 前記第１の誘電領域を形成する前に、前記側壁に沿って熱酸化物層を生成することをさらに含む請求項１５の方法。
  19. ソース及びドレイン領域を形成する工程をさらに含む請求項１５の方法。
  20. 前記半導体素子はパワー金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）素子を含む請求項１５の方法。
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