JP2013508984A5 - - Google Patents

Claims (20)

1. ソース領域と；
   ドレイン領域と；
   第１の電極領域及び第２の電極領域を含むトレンチゲートであって、前記第１の電極領域及び前記第２の電極領域は、誘電層及びゲート酸化物層によって相互に分離され、前記ゲート酸化物層と前記誘電層との間の境界は曲線状であるトレンチゲートと
   を具備した半導体素子。
   
2. 前記第１の電極領域及び前記第２の電極領域はポリシリコンを含む請求項１の半導体素子。
   
3. 前記誘電層は第１の誘電層及び第２の誘電層を含み、前記第２の誘電層は前記第１の誘電層を前記ゲート酸化物層から分離させる請求項１の半導体素子。
   
4. 前記境界は、前記誘電層に対して凹状であり、前記ゲート酸化物層に対して凸状である請求項１の半導体素子。
   
5. 前記誘電層は準大気圧未ドープシリコンガラス（ＳＡＵＳＧ）を含む請求項１の半導体素子。
   
6. パワー金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）素子を含む請求項１の半導体素子。
   
7. 前記ゲート酸化物層は前記第２の電極領域も前記ソース領域から分離させる請求項１の半導体素子。
   
8. 半導体素子であって、
   ソース領域と；
   ドレイン領域と；
   前記半導体素子内のトレンチ状のキャビティ内に形成されたゲートであって、前記ゲートは、
   第１の電極領域と；
   第２の電極領域と；
   前記第１の電極領域と前記第２の電極領域との間の前記キャビティの全幅を横断する表面を有する誘電領域であって、前記表面は凹状である誘電領域と
   を含むゲートと
   を具備した半導体素子。
   
9. 前記第１の電極領域及び前記第２の電極領域はポリシリコンを含む請求項８の半導体素子。
   
10. 前記誘電領域を前記第２の電極領域から分離させるゲート酸化物層をさらに含む請求項８の半導体素子。
    
11. 前記誘電領域は第１の誘電層及び第２の誘電層を含み、前記第２の誘電層は、前記第１の誘電層を前記ゲート酸化物層から分離させる請求項１０の半導体素子。
    
12. 前記誘電領域は準大気圧未ドープシリコンガラス（ＳＡＵＳＧ）を含む請求項８の半導体素子。
    
13. パワー金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）素子を含む請求項８の半導体素子。
    
14. 前記ゲート酸化物層は前記第２の電極領域も前記ソース領域から分離させる請求項８の半導体素子。
    
15. 半導体素子内にスプリットゲートを作製する方法であって、
    前記半導体素子内のトレンチ状のキャビティの側壁に沿って第１の誘電領域を形成することと；
    前記キャビティ内に第１のゲート電極領域を形成することと；
    前記キャビティ中に第２の誘電領域を形成することと；
    前記第２の誘電領域をエッチバックして、前記キャビティの全幅を横断して延びる凹状表面を形成することと；
    前記キャビティ内に第２のゲート電極領域を形成することと
    を含んだ方法。
    
16. 前記第２の誘電領域を形成する前に前記第１の誘電領域をエッチバックすることをさらに含む請求項１５の方法。
    
17. 前記第２のゲート電極領域を形成する前に、前記凹状表面上に且つ前記側壁に沿ってゲート酸化物層を生成することをさらに含む請求項１５の方法。
    
18. 前記第１の誘電領域を形成する前に、前記側壁に沿って熱酸化物層を生成することをさらに含む請求項１５の方法。
    
19. ソース及びドレイン領域を形成する工程をさらに含む請求項１５の方法。
    
20. 前記半導体素子はパワー金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）素子を含む請求項１５の方法。