JP2012099796A5 - - Google Patents

Claims (9)

1. 第１の膜、第２の膜、及び第３の膜をこの順に積層して形成し、
   前記第３の膜上にレジストマスクを形成し、
   前記レジストマスクを用いて前記第３の膜をエッチングしてマスク層を形成し、
   前記レジストマスクを薬液により除去し、
   前記マスク層を用いて前記第２の膜及び前記第１の膜をドライエッチングして、第１の層と、前記第１の層上に第２の層とを形成し、
   少なくとも前記第１の層及び前記第２の層を覆って第４の膜を形成し、
   前記第４の膜をエッチバック処理して、少なくとも前記第１の層の側面を覆うサイドウォール層を形成することを特徴とする薄膜素子の作製方法。
2. 第１の導電層を覆って設けられた第１の絶縁膜上に半導体膜、導電膜、及びマスク膜をこの順に積層して形成し、
   前記マスク膜上に第１のレジストマスクを形成し、
   前記第１のレジストマスクを用いて前記マスク膜をドライエッチング又はウエットエッチングして第１のマスク層を形成し、
   前記第１のレジストマスクをレジスト剥離液により除去し、
   前記第１のマスク層を用いて前記導電膜及び前記半導体膜をドライエッチングして、第２の導電層と、半導体層とを形成し、
   前記第１のマスク層、前記第２の導電層、及び前記半導体層を覆って第２の絶縁膜を形成し、
   前記第２の絶縁膜をエッチバック処理して、少なくとも前記半導体層の側面を覆うサイドウォール絶縁層を形成し、
   前記第１のマスク層上に第２のレジストマスクを形成し、
   前記第２のレジストマスクを用いて前記第１のマスク層をドライエッチング又はウエットエッチングして第２のマスク層を形成し、
   前記第２のレジストマスクをレジスト剥離液により除去し、
   前記第２のマスク層を用いて前記第２の導電層をドライエッチングして、第１の電極層を形成することを特徴とする半導体装置の作製方法。
3. 第１の導電層を覆って設けられた第１の絶縁膜上に半導体膜、導電膜、及び第１のマスク膜をこの順に積層して形成し、
   前記第１のマスク膜上に第１のレジストマスクを形成し、
   前記第１のレジストマスクを用いて前記第１のマスク膜をドライエッチング又はウエットエッチングして第１のマスク層を形成し、
   前記第１のレジストマスクをレジスト剥離液により除去し、
   前記第１のマスク層を用いて前記導電膜及び前記半導体膜をドライエッチングして、第２の導電層と、半導体層とを形成し、
   前記第１のマスク層をドライエッチングにより除去し、
   前記第２の導電層及び前記半導体層を覆って第２の絶縁膜を形成し、
   前記第２の絶縁膜をエッチバック処理して、少なくとも前記半導体層の側面を覆うサイドウォール絶縁層を形成し、
   少なくとも前記第２の導電層上に第２のマスク膜を形成し、
   前記第２のマスク膜上に第２のレジストマスクを形成し、
   前記第２のレジストマスクを用いて前記第２のマスク膜をドライエッチング又はウエットエッチングして第２のマスク層を形成し、
   前記第２のレジストマスクをレジスト剥離液により除去し、
   前記第２のマスク層を用いて前記第２の導電層をドライエッチングして、第１の電極層を形成することを特徴とする半導体装置の作製方法。
4. 第１の導電層を覆って設けられた第１の絶縁膜上に半導体膜、導電膜、及びマスク膜をこの順に積層して形成し、
   前記マスク膜上に第１のレジストマスクを形成し、
   前記第１のレジストマスクを用いて前記マスク膜をドライエッチング又はウエットエッチングして第１のマスク層を形成し、
   前記第１のレジストマスクをレジスト剥離液により除去し、
   前記第１のマスク層を用いて前記導電膜及び前記半導体膜をドライエッチングして、第２の導電層と、半導体層とを形成し、
   前記第１のマスク層、前記第２の導電層、及び前記半導体層を覆って第２の絶縁膜を形成し、
   前記第２の絶縁膜をエッチバック処理して、少なくとも前記半導体層の側面を覆うサイドウォール絶縁層を形成しつつ前記第１のマスク層を除去し、
   少なくとも前記第２の導電層上に第２のマスク膜を形成し、
   前記第２のマスク膜上に第２のレジストマスクを形成し、
   前記第２のレジストマスクを用いて前記第２のマスク膜をドライエッチング又はウエットエッチングして第２のマスク層を形成し、
   前記第２のレジストマスクをレジスト剥離液により除去し、
   前記第２のマスク層を用いて前記第２の導電層をドライエッチングして、第１の電極層を形成することを特徴とする半導体装置の作製方法。
5. 請求項２乃至４のいずれか一において、
   少なくとも前記第２のマスク層、前記第１の電極層、前記半導体層を覆って第３の絶縁膜を形成し、
   前記第３の絶縁膜の前記第１の電極層と重畳する部分に開口部を形成し、
   前記第３の絶縁膜上に、前記開口部を介して前記第１の電極層と電気的に接続される第２の電極層を形成することを特徴とする半導体装置の作製方法。
6. 第１の導電層を覆って設けられた第１の絶縁膜上に半導体膜、導電膜、及びマスク膜をこの順に積層して形成し、
   前記マスク膜上に第１のレジストマスクを形成し、
   前記第１のレジストマスクを用いて前記マスク膜をドライエッチング又はウエットエッチングして第１のマスク層を形成し、
   前記第１のレジストマスクをレジスト剥離液により除去し、
   前記第１のマスク層を用いて前記導電膜及び前記半導体膜をドライエッチングして、第２の導電層と、半導体層とを形成し、
   前記第１のマスク層、前記第２の導電層、及び前記半導体層を覆って第２の絶縁膜を形成し、
   前記第２の絶縁膜をエッチバック処理して、少なくとも前記半導体層の側面を覆う第１のサイドウォール絶縁層を形成し、
   前記第１のマスク層、前記第２の導電層、前記半導体層、及び前記第１のサイドウォール絶縁層を覆って第３の絶縁膜を形成し、
   前記第３の絶縁膜をエッチバック処理して、前記第１のサイドウォール絶縁層を介して前記半導体層の側面に第２のサイドウォール絶縁層を形成し、
   前記第１のマスク層上に第２のレジストマスクを形成し、
   前記第２のレジストマスクを用いて前記第１のマスク層をドライエッチング又はウエットエッチングして第２のマスク層を形成し、
   前記第２のレジストマスクをレジスト剥離液により除去し、
   前記第２のマスク層を用いて前記第２の導電層をドライエッチングして、第１の電極層を形成することを特徴とする半導体装置の作製方法。
7. 請求項６において、
   少なくとも前記第２のマスク層、前記第１の電極層、前記半導体層を覆って第４の絶縁膜を形成し、
   前記第４の絶縁膜の前記第１の電極層と重畳する部分に開口部を形成し、
   前記第４の絶縁膜上に、前記開口部を介して前記第１の電極層と電気的に接続される第２の電極層を形成することを特徴とする半導体装置の作製方法。
8. 請求項２乃至７のいずれか一において、
   前記第１の導電層は、ゲート電極層としての機能を有し、
   前記電極層は、ソース電極層又はドレイン電極層としての機能を有することを特徴とする半導体装置の作製方法。
9. 請求項２乃至８のいずれか一において、
   前記半導体膜はＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を有し、
   前記導電膜はチタンを有し、
   前記マスク膜は酸化アルミニウムを有することを特徴とする半導体装置の作製方法。