JP3358544B2 - 電界効果型トランジスタの製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、埋め込み絶縁層
上の半導体層（ＳＯＩ）に形成された電界効果型トラン
ジスタおよびその製造方法に関する。

【０００２】

【従来の技術】ＬＳＩの高集積化、高速化には、トラン
ジスタの微細化が有効であることは良く知られている。
多くのＬＳＩには、電界効果型トランジスタが用いられ
るが、電界効果型トランジスタを微細化すると、しきい
値電圧やＳファクタが変化してしまうという問題（短チ
ャネル効果等の性能劣化）が起きる。ここで、しきい値
電圧とは、トランジスタの導通状態と非導通状態との切
り替えが起きるゲート電圧であり、トランジスタの寸法
が変わってもこれが変わらないことが望ましい。

【０００３】また、Ｓファクタとは、ゲート電圧がしき
い値電圧に達しない状態において、トランジスタに流れ
る電流の大きさを一桁変化させるために必要なゲート電
圧の変化量である。このＳファクタについても、トラン
ジスタを微細化しても変わらないことが望ましい。な
お、しきい値電圧やＳファクタの変化（劣化）は、主に
ドレイン領域からチャネル領域へ向かう二次元的な電界
（図１５の矢印Ａ）の影響によって、チャネル形成領域
の電位が変化するために起きる。

【０００４】この問題を解決するために、例えば、図１
５に示す電界効果型トランジスタが有効であると報告さ
れている（文献：大村ら、１９９１年アイ・イー・ディ
ー・エム、テクニカルダイジェスト、６７９ページ(IED
M,Tech.Dig.)）。この素子においては、支持基板１５０
１上に埋め込み絶縁層１５０２が設けられ、その上に薄
いシリコン単結晶からなるＳＯＩ層１５０３が設けられ
ている。また、ＳＯＩ層１５０３上にはゲート絶縁膜１
５０４及びゲート電極１５０５が形成され、また、ＳＯ
Ｉ層１５０３中にはｎ⁺ 形のソース領域１５０６及びド
レイン領域１５０７が形成されている。

【０００５】ＳＯＩ層１５０３のうち、ゲート電極１５
０５の下部に位置し、ソース領域１５０６とドレイン領
域１５０７に挟まれた領域にはチャネルが形成される。
この領域を以下チャネル形成領域という。この素子で
は、ソース領域１５０６およびドレイン領域１５０７の
縦方向の深さＸ_j は、ＳＯＩ層１５０３の厚さで決ま
る。したがって、ＳＯＩ層１５０３を薄くすることによ
って、Ｘ_j を小さくすることができる。Ｘ_j が小さくな
ると、ドレイン領域からチャネルへ向かう電界（図１５
中矢印Ａ）は弱まり、チャネル領域の電位を変化させる
効果が減るので、前述したトランジスタの特性劣化が抑
えられる。

【０００６】これについて、図１６のモデルを用いて説
明する。なお、この図１６において、同一のものは、図
１５と同一の符号を付してある。前述したドレイン領域
１５０７からの二次元的な電界による電位変動は、チャ
ネル形成領域の点ｐとドレイン領域１５０７間の容量に
相当する仮想的な容量Ｃ₁ によって起きると考えること
ができる。ここで、ドレイン領域１５０７の厚さＸ_j を
小さくすると、容量Ｃ₁ を形成するコンデンサの面積が
減るので、容量Ｃ₁ が小さくなる。この結果、Ｃ₁ を介
した静電気的な結合が減るので、その結果チャネル形成
領域での電位変動が小さくなる。

【０００７】

【発明が解決しようとする課題】しかし、上述した微細
化に伴う特性劣化は、埋め込み絶縁層を経由する電界
（図１５の矢印Ｂ）によっても、矢印Ａの電界による場
合と同様に、引き起こされる。このように、埋め込み絶
縁層を経由する横方向の電界（矢印Ｂの電界）は、ドレ
イン領域の側面（ドレイン領域とチャネル領域との界
面）だけでなく、ドレイン領域の下部界面からも発生す
るので、ドレイン領域を薄くしただけでは有効に減らせ
ない。これらの横方向の電界について、図１６を用いて
説明する。ここでＣ₁ は、チャネル形成領域における任
意の点ｐとドレイン側面との仮想的な容量を、Ｃ₂ は点
ｐとドレイン底面との仮想的な容量である。

【０００８】容量Ｃ₁ は、それぞれドレイン側面とチャ
ネル形成領域との間の静電気的結合を代表しており、容
量Ｃ₂ はドレイン底面とチャネル形成領域との間の静電
気的結合を代表している。そして容量Ｃ₁ 及び容量Ｃ₂
の大きさは、それぞれ矢印Ａ及び矢印Ｂで示した電界の
大きさと、正の相関を持つ。前述したようにＸ_j を小さ
くするとドレイン側面の断面積が減るので容量Ｃ₁は減
るが、Ｘ_j を小さくしても容量Ｃ₂ は減らない。つま
り、いくらＸ_j を小さくしても、容量Ｃ₂ を介した静電
気的結合（図１５の矢印Ｂの電界）は残存するので、チ
ャネル電位の変動やそれによるしきい値電圧、および、
Ｓファクタ等の特性劣化を充分に減らすことができな
い。

【０００９】この発明は、以上のような問題点を解消す
るためになされたものであり、埋め込み絶縁層上の半導
体層（ＳＯＩ）に形成された電界効果型トランジスタの
特性劣化を抑制することを目的とする。

【００１０】

【課題を解決するための手段】この発明の一形態におけ
る電界効果型トランジスタの製造方法によれば、基板上
に空洞を挾んで配置された半導体層と、この半導体層上
の表面にゲート絶縁膜を介して形成されたゲート電極
と、このゲート電極下部の領域を残してこれを挾むよう
に半導体層に表面より形成されたソースおよびドレイン
領域とを備え、半導体層の裏面を、全域が空洞に接する
ように配置することもできる。従って、半導体層（チャ
ネル形成領域）下は、シリコン酸化物より誘電率が低い
低誘電率層となっている。この構造は、半導体層下の横
方向の電界（図１５の矢印Ｂ）の経路に、低誘電率層と
なる空洞を設けるものである。これにより、矢印Ｂの電
界が低減するので、前述の特性劣化（しきい値電圧やＳ
ファクタの変化）を抑制できる。矢印Ｂの電界が緩和さ
れるのは、埋め込み絶縁層となる空洞を通した静電気結
合（仮想的な容量Ｃ2 で代表されるもの）が減るためで
ある。

【００１１】また、空洞は半導体層下面に接して形成し
ているので、ドレイン領域下部からチャネルにいたる電
界の経路が、空洞によってより多く占められるようにな
り、空洞部分を経由する電界をより低減でき、特性劣化
をより抑制できる。これは仮想的な容量Ｃ２がより低減
されるためであると説明できる。 また、以上に述べた効
果に加えて、チャネル領域下部に設けた空洞はゲート−
基板間、およびチャネル−基板間の寄生容量を低減させ
る効果を持ち、ソース・ドレイン領域下に設けた空洞
は、ソース・ドレイン領域−基板間の寄生容量を低減さ
せる効果を持ち、各々上記電界効果型トランジスタによ
り構成した回路の高速化に寄与する。 なお、上記電界効
果型トランジスタにおいて、半導体層側部に形成され半
導体層を基板上に空洞をあけて支持する絶縁体からなる
側壁により、半導体層を支持するようにすればよい。

【００１２】この発明の他の形態における電界効果型ト
ランジスタの製造方法によれば、基板上に所定の間隔を
あけて配置された半導体層と、この半導体層側部に形成
され半導体層を基板上に間隔をあけて支持する絶縁体か
らなる側壁と、半導体層上にゲート絶縁膜を介して形成
されたゲート電極と、このゲート電極下部の領域を残し
てこれを挾むように半導体層に表面より形成されたソー
スおよびドレイン領域とを備えることもできる。この電
界効果型トランジスタによれば、半導体層は、この側部
において絶縁体からなる側壁を介して基板とつながって
いる。

【００１３】上記電界効果型トランジスタにおいて、側
壁は、Ｓｉ ₃ Ｎ ₄ から構成するようにしてもよく、また、
側壁の外側に配置された酸化膜を設けるようにしても良
い。 また、側壁の外側を埋め込むように形成されたフィ
ールド酸化膜を備え、ゲート電極が、フィールド酸化膜
上に延在して形成されるようにしてもよい。

【００１４】本発明の他の形態における電界効果型トラ
ンジスタの製造方法によれば、基板上に所定の間隔をあ
けて配置された半導体層と、半導体層上にゲート絶縁膜
を介して形成されたゲート電極と、このゲート電極下部
の領域を残してこれを挾むように半導体層に表面から裏
面に達して形成されたソースおよびドレイン領域とを備
えることもできる。この電界効果型トランジスタによれ
ば、ソース・ドレイン下に、誘電率の高いシリコン層が
存在しない状態となる。この結果、図１７に矢印Ｃで示
した電界が、誘電率の高いシリコン層が存在することに
より強くなることを抑制できるようになる。

【００１５】本発明の他の形態における電界効果型トラ
ンジスタの製造方法によれば、基板上に所定の間隔をあ
けて配置された半導体層と、半導体層上にゲート絶縁膜
を介して形成されたゲート電極と、このゲート電極下部
の領域を残してこれを挾むように半導体層に表面より形
成されたソースおよびドレイン領域と、半導体層に達す
るようにゲート電極の側面に形成されたＳｉ3Ｎ4からな
るゲート側壁とを備えることもできる。

【００１６】この発明の一形態における電界効果型トラ
ンジスタの製造方法は、支持基板上に埋め込み絶縁層を
介して半導体の膜が形成された埋め込み絶縁層基板を用
意し、その半導体の膜を選択的にエッチング除去して素
子が形成される半導体層を形成する。次に、半導体層下
の領域を残すように、半導体層周囲の下の埋め込み絶縁
層を選択的に除去し、半導体層下に犠牲層を形成する。
次に、半導体層および犠牲層側面に犠牲層とは異なる材
料から構成された側壁を形成する。次に、半導体層上に
ゲート絶縁膜を介してゲート電極を形成する。次に、ゲ
ート電極両脇の半導体層にソース・ドレイン領域を形成
する。次に、側壁の一部に開口部を形成して犠牲層側面
を露出させる。そして、支持基板、半導体層、および側
壁に対して犠牲層を選択的に除去するエッチングによ
り、開口部を介して犠牲層を除去して半導体層の下部に
空洞を形成するようにした。この結果、ソースおよびド
レイン領域に挾まれた半導体層下の領域がシリコン酸化
物より誘電率の低い状態に形成される。

【００１７】この発明の他の形態における電界効果型ト
ランジスタの製造方法は、支持基板上に埋め込み絶縁層
を介して半導体の膜が形成された埋め込み絶縁層基板を
用意し、半導体の膜を選択的にエッチング除去して素子
が形成される半導体層を形成する。次に、半導体層下の
領域を残すように、半導体層周囲の下の埋め込み絶縁層
を選択的に除去し、半導体層下に犠牲層を形成する。次
に、半導体層および犠牲層側面に犠牲層とは異なる材料
から構成された側壁を形成する。次に、半導体層の一部
に開口部を形成して犠牲層上面を露出させる。次に、支
持基板、半導体層、および側壁に対して犠牲層を選択的
に除去するエッチングにより、開口部を介して犠牲層を
除去して半導体層の中央部下部に空洞を形成する。次
に、半導体層上にゲート絶縁膜を介してゲート電極を形
成する。そして、ゲート電極両脇の半導体層にソース・
ドレイン領域を形成するようにした。この結果、ソース
およびドレイン領域に挾まれた半導体層下の領域がシリ
コン酸化物より誘電率の低い状態に形成される。

【００１８】この発明の他の形態における電界効果型ト
ランジスタの製造方法は、支持基板上に埋め込み絶縁層
を介して半導体の膜が形成された埋め込み絶縁層基板を
用意し、その半導体の膜を選択的にエッチング除去して
素子が形成される半導体層を形成する。次に、半導体層
下の領域を残すように、半導体層周囲の下の埋め込み絶
縁層を選択的に除去し、半導体層下に犠牲層を形成す
る。次に、半導体層および犠牲層側面に犠牲層とは異な
る材料から構成された側壁を形成する。次に、側壁の一
部に開口部を形成して犠牲層側面を露出させる。次に、
支持基板、半導体層、および側壁に対して犠牲層を選択
的に除去するエッチングにより、開口部を介して犠牲層
を除去して半導体層の中央部下部に空洞を形成する。次
に、半導体層上にゲート絶縁膜を介してゲート電極を形
成する。そして、ゲート電極両脇の半導体層にソース・
ドレイン領域を形成するようにした。この結果、ソース
およびドレイン領域に挾まれた半導体層下の領域がシリ
コン酸化物より誘電率の低い状態に形成される。

【００１９】

【発明の実施の形態】以下この発明の実施の形態を図を
参照して説明する。 実施の形態１ 以下、この発明の第１の実施の形態について説明する。
図１は、この発明の実施の形態１における電界効果型ト
ランジスタの構成を示す断面図である。この電界効果型
トランジスタでは、まず、シリコン基板１０１上に、た
とえば厚さ２０ｎｍの空洞１０２を介し、厚さ１０ｎｍ
の単結晶シリコンよりなる半導体層１０３が形成されて
いる。また、この半導体層１０３上には、厚さ３ｎｍの
ゲート絶縁膜１０４を介してｎ⁺ ポリシリコンよりなる
ゲート電極１０５が形成されている。

【００２０】また、半導体層１０３には、ゲート電極１
０５下部の領域を挾むようにソース・ドレイン領域１０
６が形成され、そのソース・ドレイン領域１０６に挾ま
れたゲート電極１０５下部の領域にチャネル形成領域１
０７が形成されるようになる。ここで、ソース・ドレイ
ン領域１０６は、たとえばリンを１×１０²⁰ｃｍ^-3導入
することで形成し、ｎ⁺ 形の領域とする。そして、この
ソース・ドレイン領域１０６は、半導体層１０３下部界
面に到達するように形成する。

【００２１】ここで、図１７に示すように、ゲート電極
１７０５両脇のソース・ドレイン領域１７０６が半導体
層１７０３の下部界面に達していないと、ソース・ドレ
イン領域１７０６の下にはまだ半導体層１７０３が存在
することになる。すると、図１５の矢印Ｂで示した電界
に加えて、ソース・ドレイン領域１７０６の下部から、
半導体層１７０３中を通ってチャネル形成領域１７０７
に向かう電界Ｃが形成される。一般のＳＯＩ構造のＭＯ
ＳＦＥＴにおいては、半導体層はシリコンでありその誘
電率は埋め込み絶縁層を通常形成するＳｉＯ₂ よりもさ
らに大きい。従って、誘電率が高い層（ソース・ドレイ
ン領域１７０６下部の半導体層１７０３）を介した静電
気的な結合Ｃ₃ は大きくなるので、ドレイン領域の電界
がチャネル領域の電位に与える影響が増加し、微細化に
伴う特性の劣化が増強されてしまう。

【００２２】従って、前述したように、ソース・ドレイ
ン領域１０６は、半導体層１０３下部界面に到達するよ
うに形成する。また、チャネル形成領域１０７には、た
とえば硼素が２×１０¹⁸ｃｍ^-3導入され、ｐ^- 領域が形
成されているまた、半導体層１０３は、その端部におい
てＳｉ₃Ｎ₄よりなる絶縁体側壁１０８によって、シリコ
ン基板１０１上に空洞１０２を介して保持された状態と
している。なお、その絶縁体側壁１０８は、例えば高さ
３０ｎｍで厚さ（図１の横方向）３０ｎｍである。

【００２３】以上示したように、この電界効果型トラン
ジスタは、半導体層１０３が絶縁体である空洞１０２上
に形成されたＳＯＩ構造に形成された構造となってい
る。ここで、半導体層１０３の厚さには特に制限はない
が、ソース・ドレイン領域１０６を半導体層１０３の下
まで届かせるという観点からは、１００ｎｍ以下が好ま
しい。これよりも半導体層１０３が厚い場合には、ソー
ス・ドレイン領域１０６が半導体層１０３の下まで届く
ように、ソース・ドレイン領域１０６を形成するための
不純物を拡散させる必要があるが、この時、不純物が横
向きにも拡散してチャネル形成領域１０７に侵入するの
で、微細なチャネル長を持ったトランジスタを形成しに
くくなる。

【００２４】この実施の形態１における電界効果型トラ
ンジスタでは、半導体層１０３下に、少なくともチャネ
ル形成領域１０７の下部に位置する一部の領域に、Ｓｉ
Ｏ₂よりも誘電率の低い領域である空洞１０２を設ける
ようにした。空洞１０２には空気等の気体を満たすか、
空洞１０２内を真空状態とする。空気等の気体の誘電率
はほぼ１程度と低く（ＳｉＯ₂ は約３．９）、また、真
空は理論上最も誘電率が低い状態である。

【００２５】空洞１０２を介した静電気的な結合（図１
６のＣ₂ に相当）は小さいので、この実施の形態１によ
れば、トランジスタの特性の劣化を有効に抑制できる。

【００２６】以上に説明したように、この実施の形態１
の電界効果型トランジスタの構成は、埋め込み絶縁層中
を通した電界の影響を緩和するので、ソース・ドレイン
領域１０６から半導体層１０３を経由した電界の影響
（矢印Ａの電界）が小さく、埋め込み絶縁層中を通した
電界（矢印Ｂの電界）の寄与が大きい電界効果型トラン
ジスタに用いると、効果が顕著になる。例えば、ＳＯＩ
層（半導体層１０３）の厚さが３０ｎｍ以下の電界効果
型トランジスタが挙げられる。

【００２７】ところで、酸化シリコンよりも低誘電率な
埋め込み絶縁層である空洞１０２の厚さにも特に制限は
ない。空洞１０２が厚い場合には、ソース・ドレイン領
域１０６の寄生容量が減る効果が得られる。

【００２８】ゲート絶縁膜１０４の比誘電率をε１（シ
リコン酸化膜の場合では３．９）、膜厚をＴ_OXとし、半
導体層１０３の下部の領域（埋め込み絶縁層）の比誘電
率をε２、その厚さ（半導体層１０３とシリコン基板１
０１との間隔）をＴ_BGAPとすると、Ｔ_OXとＴ_BGAPの関係
を、Ｋ×Ｔ_BGAP／ε２＞Ｔ_OX／ε１とすることにより、
埋め込み絶縁層側の容量すなわち半導体層１０３下部界
面とシリコン基板１０１との間の容量を、ゲート容量の
１／Ｋ以下にすることができる。通常Ｋの値は８から２
００である（ゲート酸化膜厚１０ｎｍ、埋め込み絶縁層
厚８０ｎｍの組み合わせではε１＝ε２でＫ＝８、ゲー
ト酸化膜厚２ｎｍ、埋め込み絶縁層厚４００ｎｍの組み
合わせではε１＝ε２でＫ＝２００）。

【００２９】なお、ここで、低誘電率層（図１では空洞
１０２）の厚さを、たとえば１００ｎｍ以下と薄くする
と、ソース・ドレイン領域１０６からの電界をシリコン
基板１０１で終端できる割合が増し、図１５矢印Ｂの電
界を減少させ、短チャネル効果を抑制するという効果も
顕著になる。通常の埋め込み絶縁層を持つＳＯＩ構造
で、同様の効果を得るために埋め込み絶縁層を薄くする
と、ソース・ドレイン領域と基板間の寄生容量が増す。
しかし、この実施の形態１における電界効果型トランジ
スタの空洞１０２の誘電率は酸化シリコンよりも小さい
ので、その寄生容量が増えないという長所がある。基板
バイアス効果の増加及びＳファクタの増加という特性劣
化をひき起こすチャネル−基板間容量についても、同じ
ことが言え、この実施の形態１の電界効果型トランジス
タによれば、その容量も小さくできる。

【００３０】ところで、ゲート酸化膜（ゲート絶縁膜１
０４）の膜厚は、一般に３ｎｍから１２ｎｍが好まし
い。その厚さを３ｎｍ以上とするのはバンド間トンネル
による漏れ電流を防ぐためであるが、漏れ電流がＬＳＩ
の動作特性を損なわないように、回路設計がなされてい
る場合には３ｎｍ以下でも良い。また、その厚さを１２
ｎｍ以下とするのは、一般にＬＳＩにおいてドレイン電
流を確保するためであるが、高耐圧素子等において、ド
レイン電流の確保よりもゲート酸化膜を厚くすることに
よる耐圧の確保の方が重要である場合は、これよりも厚
くても良い。また、絶縁体側壁１０８の幅は、そのゲー
ト絶縁膜１０４よりも大きくても良い。また、以降に示
すように、素子分離領域のフィールド酸化膜と連続して
形成するようにしても良い。この場合は、フィールド酸
化膜は絶縁体側壁と同じ材質であっても、異なる材質で
あっても良い。また、側壁とそれに隣接するフィールド
酸化膜は半導体中の熱を基板側に逃がす経路になるとい
う役割も持つ。

【００３１】ところで、図２に示すように、空洞１０２
の内部、半導体層１０３の下部またはシリコン基板１０
１の上部に、薄い絶縁膜１１０を備えるようにしてもよ
い。たとえば、空洞１０２を大気中に露出すれば、自然
酸化膜がこの領域に自然に成長して薄い絶縁膜１１０を
形成し、その界面を安定させる。また、熱酸化すること
で薄い絶縁膜１１０を形成することにより、より安定な
界面を形成することもできる。また、ＣＶＤ法により薄
い絶縁膜１１０を形成するようにしてもよい。これら人
為的に薄い絶縁膜１１０を形成して界面を安定化する場
合、その厚さは、通常ゲート酸化膜形成工程において形
成される膜厚（１２ｎｍ以下）と同程度か、より薄いこ
とが好ましい。

【００３２】これは、半導体層１０１下に厚い酸化膜が
付くと、酸化膜を通して、ソース・ドレイン領域からの
電界がチャネル形成領域へ回り込むからである。すなわ
ち、矢印Ｂの電界が充分に低減されなくなるからであ
る。酸化膜が薄ければ、この影響は小さい。 空洞の
上下に存在する酸化膜の影響についてシミュレーション
をした結果を述べる。ＳＯＩ膜厚は１０ｎｍ、ゲート酸
化膜厚は３ｎｍ、ゲート長は０．０６μｍとし、ドレイ
ン電圧を０．１Ｖから１．０Ｖまで変化させた場合に生
じるしきい値電圧の変化（以下ΔＶ_th1 と記す）を調べ
た。チャネル幅０．０６μｍの素子において、１０^-7Ａ
のドレイン電流が流れるゲート電圧をしきい値電圧とし
た。埋め込み絶縁層の全体の厚さは４００ｎｍとし、埋
め込み絶縁層の内部、その上下の両方にＳｉＯ₂ が付着
し、ＳｉＯ₂ に挟まれた領域は空洞とした。上下に付着
したＳｉＯ₂ の膜厚（以下Ｔ_box1、一方における膜厚で
あり両者の合計でなはい）は双方とも同じとし、その厚
さが変化した場合のΔＶ_th1を調べた。

【００３３】その結果を図１８に示す。横軸はＴ_box1で
あり、Ｔ_box1が増すとΔＶ_th1 が増す。空洞内に酸化膜
が無い場合、ΔＶ_th1 は６３ｍＶであった。ΔＶ_th1 を
酸化膜が無い場合の１．５倍以下（９４．５ｍＶ以下）
にするには、埋め込み絶縁層内の酸化膜厚Ｔ_box1は１２
ｎｍ以下とする必要がある。ΔＶ_th1 を酸化膜が無い場
合の２倍以下（９４．５ｍＶ以下）にするには、埋め込
み絶縁層内の酸化膜厚Ｔ_box1は３４ｎｍ以下とする必要
がある。従って、埋め込み絶縁層内の酸化膜の影響と抑
制してトランジスタの特性を向上させるという観点から
は、埋め込み絶縁層内の酸化膜厚は３４ｎｍ以下が好ま
しく、より好ましくは１１ｎｍ以下である。また、埋め
込み絶縁層内の酸化膜厚を通常ゲート酸化膜形成工程に
おいて形成される膜厚（１２ｎｍ以下）とすれば、ΔＶ
_th1 を酸化膜が無い場合の１．５倍以下（９４．５ｍＶ
以下）にする条件を満たせると言える。また、ゲート長
が０．１８μm以下のトランジスタでは、ゲート酸化膜
厚は６ｎｍ以下となるすることが多いので、ゲート長が
０．１８μm以下のトランジスタでは、埋め込み絶縁層
内の酸化膜厚をゲート酸化膜厚の２倍以下とすれば良
い。

【００３４】ここでは埋め込み絶縁層内の上下に酸化膜
が付く場合を述べたが、ソース・ドレイン領域に隣接す
る上部の酸化膜が重要であるので、上部だけに絶縁膜が
付く場合も、上の結果をそのまま用いても良い。 ま
た、埋め込み絶縁層において、低誘電率層とＳｉＯ₂ が
層状に形成される構造、低誘電率層がＳｉＯ₂ の内部に
含まれる構造を用いても良い。 また、この条件では、
Ｔ_box1とすると、上の定義によるΔＶ_th1 を１００ｍＶ
以下に抑制できるといえる。ΔＶ_th1 を１００ｍＶ以下
に抑制することは、ＣＭＯＳ回路などの回路において、
漏れ電流を抑制するという観点から好ましい。

【００３５】次に、この実施の形態１における電界効果
型トランジスタの製造方法について、図３，４を用いて
説明する。なお、図４において、（ｂ），（ｄ），
（ｆ），（ｈ）は（ａ）のＡＡ’断面を示し、（ｃ），
（ｅ），（ｇ），（ｉ）は（ａ）のＢＢ’断面を示して
いる。まず、図３（ａ）に示すように、シリコン基板１
０１上に厚さ８０ｎｍに酸化膜３０１、その上に単結晶
シリコンよりなる半導体層１０３ａを持つ基板を用意
し、その上に、所定の領域を覆うようにレジストパター
ン３０２を形成する。このレジストパターン３０２は、
公知のフォトリソグラフィ技術により形成すればよい。

【００３６】次に、図３（ｂ）に示すように、レジスト
パターン３０２をマスクに、半導体層１０３ａおよび酸
化膜３０１を、たとえばリアクティブイオンエッチング
（ＲＩＥ）によりエッチング除去し、半導体層１０３が
犠牲酸化膜３０１ａ（犠牲層）上に形成された状態とす
る。次に、レジストパターン３０２を除去した後、図３
（ｃ）に示すように、全面にＣＶＤにより厚さ３０ｎｍ
のＳｉ₃Ｎ₄膜を形成し、これをＲＩＥでエッチバックす
ることによって、絶縁体側壁１０８を形成する。そして
全体を厚さ２０ｎｍのＣＶＤ酸化膜３０３で覆う。

【００３７】次に図４（ａ）の平面図に示すように、Ｃ
ＶＤ酸化膜３０３の適当な位置に開口部３０３ａを設け
る。この開口部３０３ａの形成は、次のようにすればよ
い。まず、開口部３０３ａの所に開口を持つレジストパ
ターンを、ＣＶＤ酸化膜３０３上にフォトリソグラフィ
等により形成する。そして、そのレジストパターンをマ
スクにＣＶＤ酸化膜３０３をＲＩＥまたはウェットエッ
チングにより除去する。ここで、ウェットエッチングの
ほうが、半導体層１０３に与えるダメージを小さくでき
る（図４（ｂ），図４（ｃ））。

【００３８】次に、図４（ｄ），（ｅ）に示すように、
加熱したリン酸により、開口部３０３ａにおいて、Ｓｉ
₃Ｎ₄よりなる絶縁体側壁１０８を選択的に除去し、開口
部１０８ａを形成する。この結果、図４（ｄ）に示すよ
うに、開口部１０８ａでは犠牲酸化膜３０１ａの側面が
露出する。次に、全体を希フッ酸または緩衝フッ酸など
のエッチング液に浸すことにより、開口部３０３ａおよ
び開口部１０８ａからエッチング液を侵入させ、犠牲酸
化膜３０１ａを選択的に除去する。このときＣＶＤ酸化
膜３０３も同時に除去される。そして、エッチング液を
純水等で洗い流した後、乾燥させると、犠牲酸化膜３０
１ａがあった位置に、図４（ｆ），（ｇ）に示すよう
に、空洞１０２が形成される。

【００３９】この後、ＣＶＤによるＳｉＯ₂ の堆積およ
びエッチバック、または，スパッタによるＳｉＯ₂ 等の
絶縁膜の堆積によって、開口部１０８ａをＳｉＯ₂ で塞
いだ後、ゲート絶縁膜１０４，ゲート電極１０５，およ
び，ソース・ドレイン領域１０６を形成すれば、図１に
示した電界効果型トランジスタが完成する。なお、この
場合、空洞１０２の高さは８０ｎｍになる。なお、上述
では、レジストパターン３０２を直接半導体層１０３ａ
上に形成するようにしたが、酸化膜を介して形成するよ
うにしてもよい。この場合、図３（ｂ）に対応する工程
では、その酸化膜も同時にエッチングし、このパターン
形成された酸化膜は、側壁絶縁膜１０８の形成後に除去
するようにしてもよい。

【００４０】ここで、たとえば、ゲート絶縁膜１０４
は、半導体層１０３表面を熱酸化することなどにより形
成すればよい。また、たとえば、ポリシリコンを堆積し
てこれを公知のフォトリソグラフィ技術およびエッチン
グ技術により加工してゲート電極１０５を形成すればよ
い。また、そのゲート電極１０５をマスクとしたイオン
注入などにより、自己整合的にソース・ドレイン領域１
０６を形成すればよい。逆でも良い。

【００４１】 ここで、開口部を塞ぐための他の方法に
ついて説明する。まず、図５を用い、スパッタ法とＣＶ
Ｄ法とにより堆積した２層のシリコン酸化膜により、開
口部を塞ぐ方法について説明する。なお、図５におい
て、（ａ）は平面図、また、（ｂ），（ｄ），（ｆ），
（ｈ）は（ａ）のＡＡ’断面を示し、（ｃ），（ｅ），
（ｇ），（ｉ）は（ａ）のＢＢ’断面を示している。ま
ず、シリコン基板１０１上に埋め込み酸化膜３０１、さ
らにその上に単結晶シリコン（半導体層）１０３ａが形
成されている半導体基板（ＳＯＩ基板）を用意し、埋め
込み酸化膜３０１と単結晶シリコン１０３ａをレジスト
パターン３０２を用いてパターニングし、図３（ｂ）に
示すように、半導体層１０３が犠牲酸化膜３０１ａ上に
形成された状態とする。次いで、レジストパターン３０
２を除去した後、全面にＣＶＤによりＳｉ₃Ｎ₄膜を形成
し、これをＲＩＥでエッチバックすることによって、絶
縁体側壁１０８を形成し、図５（ａ）に示すように、そ
の一部に開口部１０８ａを形成し、ここより犠牲酸化膜
を除去した半導体層１０３下部に空洞１０２ができた状
態とする。これは、図４（ｆ），（ｇ）に示す状態と同
様である。

【００４２】次に、図５（ｂ），（ｃ）に示すように、
スパッタ法により全面にＳｉＯ₂ を堆積し、膜厚１００
ｎｍ程度の酸化膜５０１を形成する。このとき、スパッ
タ法では堆積物の側部への回り込みが悪いため、半導体
層１０３の下部には酸化膜５０１がほとんど形成されな
い。この結果、半導体層１０３下部の空洞１０２を小さ
くすることがないという長所がある。但し、スパッタ法
で形成される酸化膜は脆弱な場合があるので、この堆積
に続いて、窒素、不活性ガス、または酸素中における、
例えば８５０℃１０分間程度の熱処理をすることが望ま
しい。引き続き、図５（ｄ），（ｅ）に示すように、今
度はＣＶＤ法により全面にＳｉＯ₂ を堆積し、厚さ５０
ｎｍ程度の酸化膜５０２を形成する。

【００４３】次いで、それら酸化膜５０１および酸化膜
５０２を、ＲＩＥによりエッチバックする。このエッチ
バックは、半導体層１０３表面が露出するまで行う。こ
のとき、平坦化領域において酸化膜５０２がなくなり、
酸化膜５０１がエッチングされている状態において、特
に開口部１０８領域の半導体層１０３の側部において
は、酸化膜５０２の一部が残った状態となる。従って、
半導体層１０３表面が露出するまでエッチバックを行っ
ても、その酸化膜５０２の一部の下部の酸化膜５０１が
エッチングされずに残り、この部分によって、図５
（ｆ）に示すように、絶縁体側壁１０８の開口部１０８
ａが塞がれた状態が得られる。なお、図５（ｇ）に示す
ように、開口部１０８ａが形成されていない絶縁体側壁
１０８の外側にも、酸化膜５０１の一部が残る。

【００４４】次に、ＣＶＤ法だけで堆積したシリコン酸
化膜だけにより、開口部を塞ぐ方法について説明する。
ＣＶＤ法だけでシリコン酸化膜を堆積すると、図６
（ａ）に示すように、シリコン基板１０１と半導体層１
０３との間の空洞１０２内にまで、酸化膜６０１が形成
されていく。しかし、半導体層１０３下部の中央部にお
いて、その酸化膜６０１が形成されていなければよい。
なお、この図６（ａ）および以降に示す図６（ｂ），
（ｃ），（ｄ）は、図５（ａ）におけるＡＡ’断面に相
当する箇所を示している。なお、空洞内に酸化膜が侵入
しにくいようにするには、ＣＶＤ法で用いるガスの圧力
を通常よりも高くすれば良い。

【００４５】また、ＣＶＤ法だけで堆積することで、シ
リコン基板１０１と半導体層１０３との間の空洞１０２
内にまで、図６（ｂ）に示すように、酸化膜６０２が形
成され、半導体層１０３下部中央部にも酸化膜６０２が
形成される場合もある。しかし、酸化膜６０２の半導体
層１０３下部中央部の膜厚が薄ければ、前述した図２の
状態と同様の結果となる。ここで、その膜厚が厚くなる
と、空洞を形成した効果は薄くなるが、わずかであって
も、空洞が残っていれば、空洞を形成したことによる効
果を得ることができる。すなわち、半導体層１０３がシ
リコン基板１０１上に、所定の埋め込み絶縁層を介して
半導体層１０３が形成されている構造において、その埋
め込み絶縁層が全てシリコン酸化物から構成されている
より、その一部が空間に置き換わっている方が、埋め込
み絶縁層の誘電率を低下させることができる。この結
果、前述した実施の形態１における、短チャネル効果の
低減、チャネル−基板間容量の低減という効果を得るこ
とができる。

【００４６】ここで、図６（ｃ）や図６（ｄ）に示すよ
うに、開口部分にスペーサ６０３もしくはスペーサ６０
５を形成し、開口広さを小さくしておいてもよい。この
ようにすれば、ＣＶＤにより酸化膜を堆積しても、堆積
物がシリコン基板１０１と半導体層１０３との間の空洞
１０２内に入り込みにくくなる。この結果、図６（図６
（ｃ）や図６（ｄ）に示すように、ほぼ開口部を塞いだ
だけの状態に酸化膜６０４もしくは酸化膜６０６を形成
することができる。ここで、たとえば、図５（ａ）に示
したような、絶縁体側壁１０８の一部をエッチング除去
することで開口部１０８ａを形成するときに、そのエッ
チングを途中で止めることで、上述したスペーサ６０５
を形成すればよい。また、開口部１０８ａを完全に形成
した後、新たに絶縁物を（スパッタにより開口部を完全
に塞がない程度に）堆積してパターン形成するなどによ
り、スペーサ６０３を形成するようにしてもよい。

【００４７】ところで、上述では、ＳＯＩ構造の半導体
層側部に形成した絶縁体側壁の一部に開口を形成し、こ
の開口より半導体層下の犠牲酸化膜を除去するようにし
たが、これに限るものではない。ＳＯＩ構造の半導体層
に開口を形成するようにしてもよい。すなわち、まず、
図７（ａ）に示すように、シリコン基板１０１上に、絶
縁体側壁１０８により支持された半導体層１０３が形成
された状態で、その半導体層１０３の周囲に近い箇所
に、直径０．２μｍ程度の開口部７０１を形成する。そ
して、その開口部７０１を介してエッチングすること
で、半導体層１０３下部に空洞１０２を形成するように
してもよい。

【００４８】この場合、この空洞１０２の形成後で、Ｃ
ＶＤによりＳｉＯ₂ を例えば１００ｎｍ堆積してこれを
エッチバックすることで、図７（ｂ）に示すように、開
口部７０１を絶縁膜７０２で塞ぐようにすればよい。こ
の開口を塞ぐ工程は、上述したように、空洞１０２形成
の直後でなく、トランジスタ構造の形成後や、あるいは
形成中（例えばゲート酸化後など）であっても良い。図
４の工程においては、ＳＯＩ基板の埋め込み酸化膜を犠
牲層とし、犠牲層を抜き取ることによって半導体層の下
に空洞を設けることにより、半導体層（ＳＯＩ層）の厚
さ及び埋め込み絶縁膜層の厚さに対する制御性と、これ
らの膜厚における均一性を確保している。ＳＯＩＭＯＳ
ＦＥＴにおいては、半導体層（ＳＯＩ層）の厚さと、埋
め込み絶縁膜層の厚さに対する制御性が良く、またこれ
らの膜厚がより均一であることが望ましい。通常のＳＯ
Ｉ基板（例えば、ＳＩＭＯＸ、張り合わせ等）の埋め込
み酸化膜を抜き取り、空洞を形成する方法では、半導体
層（ＳＯＩ層）の厚さと、埋め込み絶縁膜層の厚さにお
いて、原材料として用いた通常のＳＯＩ基板と同一の良
好な均一性が得られる。

【００４９】また、希フッ酸はほとんどＳｉとは反応し
ないので、希フッ酸（ＨＦ、あるいは緩衝フッ酸等）を
用いて埋め込み酸化膜を除去して空洞を形成する工程
が、半導体層にダメージを与えないという点において
も、本実施の形態の方法は優れる。通常のシリコン基板
上にトランジスタを形成し、トランジスタ下のシリコン
基板をエッチングして除去することにより空洞を形成し
ても良いが、図４等に示した埋め込み酸化膜を除去して
空洞を形成する工程は、上述のように、半導体層（ＳＯ
Ｉ層）の厚さと、埋め込み絶縁膜層の厚さに対する制御
性、及びこれらの膜厚の均一性において優れる。また、
支持体となる絶縁体側壁を設けた後、続いて開口部から
埋め込み酸化膜を除去しているので、埋め込み酸化膜を
除去しても半導体層が剥離することがない。また、後述
するようにソース・ドレイン領域等のトランジスタに必
要な構造を形成した後に、埋め込み酸化膜を抜き取る方
法は、ソース・ドレイン領域等を形成するための熱処理
によって、空洞周辺にストレスが発生することを低減で
きる。

【００５０】実施の形態２ 次に、この発明の第２の実施の形態における電界効果型
トランジスタの製造方法について説明する。まず、実施
の形態１の図３（ａ）と同様に、シリコン基板１０１上
に厚さ８０ｎｍに酸化膜３０１、その上に単結晶シリコ
ンよりなる半導体層１０３ａを持つ基板を用意し、その
上に、所定の領域を覆うようにレジストパターン３０２
を形成する。このレジストパターン３０２は、公知のフ
ォトリソグラフィ技術により形成すればよい。次に、図
３（ｂ）と同様に、レジストパターン３０２をマスク
に、半導体層１０３ａおよび酸化膜３０１を、たとえば
リアクティブイオンエッチング（ＲＩＥ）によりエッチ
ング除去し、半導体層１０３が犠牲酸化膜３０１ａ（犠
牲層）上に形成された状態とする。

【００５１】次に、レジストパターン３０２を除去した
後、図８（ｃ）に示すように、全面にＣＶＤにより厚さ
３０ｎｍのＳｉ₃Ｎ₄膜を形成し、これをＲＩＥでエッチ
バックすることによって、絶縁体側壁１０８を形成す
る。次いで、半導体層１０３上に、ゲート絶縁膜１０４
を介してゲート電極１０５を形成する。ついで、ゲート
電極１０５をマスクとしたイオン注入などにより、自己
整合的にソース・ドレイン領域１０６を形成する。これ
らは、公知の工程（ゲート酸化、ゲートポリシリコンの
堆積とＲＩＥによるパターニング、イオン注入、不純物
拡散等によるソース・ドレイン領域の形成）によればよ
く、電界効果型トランジスタが構成される。

【００５２】次いで、全体にＳｉ₃Ｎ₄膜を１０ｎｍ堆積
してこれをエッチバックすることにより、図８（ｂ）に
示すように、ゲート側壁８０２を形成する。このゲート
側壁８０２により、ゲート絶縁膜１０４が保護されるよ
うになる。次に、図８（ｃ）に示すように、半導体層１
０３の絶縁体側壁１０８の近くに、開口部８０３を形成
する。これは、公知のフォトリソグラフィ技術とＲＩＥ
等のエッチング技術により形成すればよい。

【００５３】そして、この開口部８０３を形成した後、
シリコン基板１０１ごと希弗酸に浸漬することにより、
開口部８０３より希弗酸を進入させて犠牲酸化膜８０１
を除去する。このエッチングの時、Ｓｉ₃Ｎ₄からなるゲ
ート側壁８０２の存在により、ゲート絶縁膜１０４はエ
ッチングされずに残る。この結果、図８（ｄ）に示すよ
うに、半導体層１０３とシリコン基板１０１との間に、
空洞１０２が形成されることになる。なお、それら希弗
酸によるエッチングの後、純水によるリンスなどを行っ
て、シリコン基板１０１上より希弗酸を除去した後、そ
れらを乾燥させる。

【００５４】次に、図８（ｅ）に示すように、ＣＶＤ法
により酸化シリコンを膜厚５００ｎｍ程度堆積すること
で、層間絶縁膜８０４を形成する。このとき、堆積され
たシリコン酸化物は、開口部８０３より空洞１０２端部
領域の一部にまで進入し、開口部８０３を塞ぐ。以上示
したことにより、半導体層１０３下にシリコン酸化物よ
り誘電率の低い埋め込み絶縁層が形成されたＳＯＩ構造
の電界効果型トランジスタが形成されたことになる。そ
して、この実施の形態２では、電界効果型トランジスタ
上の層間絶縁膜の形成時に、空洞１０２形成のための開
口部を同時に塞ぐようにしたものである。

【００５５】ところで、上述では、半導体層にあけた開
口部より空洞を形成し、層間絶縁膜形成時にその開口部
を塞ぐようにしたが、これに限るものではない。以下に
示すように、半導体層を支持する絶縁体側壁にあけた開
口部より空洞を形成し、層間絶縁膜形成時にその開口部
を塞ぐようにしてもよい。すなわち、図９（ａ）に示す
ように、シリコン基板１０１と半導体層１０３との間の
側部に形成した開口部により空洞１０２を形成した場
合、ＣＶＤ法により酸化シリコンを膜厚５００ｎｍ程度
堆積することで、層間絶縁膜９０１を形成すればよい。
このとき、半導体層１０３端部の開口部より、層間絶縁
膜９０１の一部が半導体層１０３下に進入し、開口部を
塞ぐ。

【００５６】また、図９（ｂ）に示すように、シリコン
基板１０１と半導体層１０３との間の側部に形成した開
口部により空洞１０２を形成し、スパッタ法により酸化
シリコンを膜厚５００ｎｍ程度堆積することで、層間絶
縁膜９０２を形成するようにしてもよい。スパッタ法に
よれば、半導体層１０３端部の開口部より、層間絶縁膜
９０２の一部が半導体層１０３下にあまり進入せずに、
開口部を塞ぐことができる。また、シリコン基板１０１
と半導体層１０３との間の側部に形成した開口部により
空洞１０２を形成し、ＣＶＤ法により酸化シリコンを膜
厚５００ｎｍ程度堆積する場合、開口部にスペーサ９０
３を形成して狭めてからその堆積を行って層間絶縁膜９
０４を形成すればよい。このように、スペーサ９０３に
より開口部を狭めておけば、層間絶縁膜９０４の一部が
半導体層１０３下にあまり進入せずに、開口部を塞ぐこ
とができる。

【００５７】なお、図９においては、半導体層１０３上
には、ゲート絶縁膜１０４を介してゲート電極１０５が
形成され、また、半導体層１０３には、ゲート電極１０
５下部の領域を挾むようにソース・ドレイン領域１０６
が形成され、電界効果型トランジスタが構成されてい
る。ここで、半導体層１０３の、特にソース・ドレイン
領域１０６に挾まれた領域の下部と半導体基板１０１と
の間に、シリコン酸化物より低誘電率の埋め込み絶縁層
が備えられているようにするために、空洞１０２そのま
ま用いるのではなく、空洞内をフッ素化アモルファスカ
ーボンやＳｉＯＦ等の、ＳｉＯ₂ よりも誘電率の低い材
料で埋め込むようにしてもよい。それら材料は、被覆性
の良いＣＶＤ等によって形成すればよい。

【００５８】また、ゲートあるいはソース・ドレイン領
域を形成後に空洞を形成する製造方法において、実施の
形態１に述べた製造方法（図５、６、及び７に係わる方
法）と同様に、層間絶縁膜の形成以前に開口部を塞いで
も良い。 埋め込み絶縁層のすべてが低誘電率領域で
ない場合、埋め込み絶縁層のうち、少なくともソース・
ドレイン領域とチャネル形成領域との接続部の下部を含
む領域に、ＳｉＯ２よりも誘電率の低い領域が設けるこ
とが有効である。また、図９（ａ）のように、チャネル
形成とそれを挟む二つのソース・ドレイン領域との接続
部の下部を含んだ連続した一つの領域に、ＳｉＯ₂ より
も誘電率の低い領域が設けられることが有効である。

【００５９】埋め込み絶縁層を経由する横方向の電界
（図１５のＢ）は、ソース・ドレイン領域とチャネル形
成領域の接続部の下に位置する埋め込み絶縁層を経由す
るものであるから、ソース・ドレイン領域の接続部の下
において、埋め込み絶縁層の誘電率をＳｉＯ₂ の誘電率
よりも低くすることが、前記横方向の電界の影響を弱め
ることに有効である。また、チャネル形成領域の両側に
おいてソース・ドレイン領域とをなす二つの接続部に対
して、両方の該接続部の下部を含んだ連続した一つの領
域に、ＳｉＯ₂ よりも誘電率の低い領域を設ける方法
は、チャネル形成領域の下部、及び前記接続部の下部に
位置する、埋め込み絶縁層を経由する横方向の電界の経
路をすべて誘電率の低い材料に置き換えることになるの
で、前記横方向の電界の影響を弱めるためには、より有
効である。

【００６０】実施の形態３ 次に、この発明の第３の実施の形態における電界効果型
トランジスタの製造方法について説明する。ところで、
図１０に示すように、上述した電界効果型トランジスタ
の形成領域１００１は、素子分離のための素子分離領域
１００２で囲われている。そして、たとえばゲート電極
１０５は、半導体層１０３からこの素子分離領域１００
２上にまで延在して形成されている。なお、図１０にお
いて、半導体層１０３側面には絶縁体側壁１０８が形成
され、ゲート電極１０５側面には、ゲート側壁１１０２
が形成されている。この、素子分離領域１００２には、
通常のメサ分離を行ったＳＯＩＭＯＳＦＥＴでは埋め込
み絶縁層が存在しており、また通常のＬＯＣＯＳ分離を
行ったＳＯＩＭＯＳＦＥＴでは埋め込み絶縁層とフィー
ルド酸化膜が存在しており、たとえばこの上に延在する
ゲート電極があっても、そのゲート電極とシリコン基板
との間には厚い絶縁層があるので、寄生容量はほとんど
問題にならない。

【００６１】ところが、前述までに説明した状態では、
電界効果型トランジスタの形成領域１００１以外は、シ
リコン基板１０１上を覆う絶縁膜がほとんどない状態と
なっている。たとえば、図４（ｆ），（ｇ）に引き続い
て、ゲート絶縁膜１０４，ゲート電極１０５などを形成
していく場合、素子分離領域１００２に延在するゲート
電極１０５下にはゲート絶縁膜１０４しか存在しないこ
とになる。このように、ゲート絶縁膜１０４のみで、シ
リコン基板１０１とゲート電極１０５とが絶縁されてい
る状態では、それらの間の寄生容量により、電界効果型
トランジスタの動作特性に悪影響を及ぼす場合がある。
従って、その素子分離領域１００２に、新たにフィール
ド酸化膜を形成するようにした方がよい。

【００６２】以下、そのフィールド酸化膜の形成につい
て図１１を用いて説明する。なお、図１１は、図１０の
ＡＡ’断面を示している。まず、図１１（ａ）に示すよ
うに、シリコン基板１０１上に絶縁体側壁１０８に支持
されて下部に空洞１０２がある半導体層１０３が形成さ
れた状態で、全域に厚さ１５０ｎｍ程度に酸化シリコン
を堆積して絶縁膜を形成し、この絶縁膜をケミカルメカ
ニカルポリッシュ（ＣＭＰ）によって平坦化研磨して半
導体層１０３上を露出させ、その周囲がフィールド酸化
膜１１０１で埋め込まれた状態とする。この後、図１１
（ｂ）に示すように、ゲート絶縁膜１０４を介してゲー
ト電極１０５を形成し、引き続いて、ソース・ドレイン
領域を形成したり、ゲート側壁１１０２を形成するなど
により、電界効果型トランジスタを形成すればよい。

【００６３】この結果、図１１（ｂ）に示すように、半
導体層１０３より延在しているゲート電極１０５とシリ
コン基板１０１とがフィールド酸化膜１１０１により離
間しているので、寄生容量がほとんど問題にならなくな
る。また、図１１（ａ）及び（ｂ）の構造に比べて平坦
性は劣るが、シリコン基板１０１上に絶縁体側壁１０８
に支持されて下部に空洞１０２がある半導体層１０３が
形成された状態で、全体にＣＶＤによりフィールド酸化
膜１１０１を堆積し、半導体層上のフィールド酸化膜
を、半導体層の端に近い部分を除いて、フォトリソグラ
フィとＲＩＥによりフィールド酸化膜１１０１を除去す
る工程を用いても良い。この場合も同様の効果を得るこ
とができる。これを図１１（ｃ）に示す。

【００６４】また、図３（ｃ）の工程で、全体に堆積す
るＳｉ₃Ｎ₄膜を例えば２００ｎｍと厚めにする。そし
て、半導体層の中央部を除いてレジストで覆ったのち、
ＲＩＥ等によってＳｉ３Ｎ４膜エッチングし、図１１
（ｃ）における絶縁体側壁１０８と、フィールド絶縁膜
１１０１が、一体のＳｉ３Ｎ４膜で形成される構造を得
る。この方法ではあらためてフィールド絶縁膜を堆積し
ないぶんだけ、工程が短縮できる。また、図１１の各図
面を参照して述べたフィールド酸化膜１１０１の形成
を、空洞がまだ形成されていない状態（犠牲層が除かれ
ていない状態）で行い、フィールド酸化膜を形成したの
ちに、あるいはさらにゲート電極やソース・ドレイン領
域を形成したのち、犠牲層を除いて空洞を形成しても良
い。この方法では、フィールド酸化膜の形成に関する熱
ストレスが空洞の周辺に影響を与えることを防ぐことが
できる。

【００６５】実施の形態４ 次に、この発明の第４の実施の形態における電界効果型
トランジスタの製造方法について説明する。上記実施の
形態３では、フィールド酸化膜を新たに形成するように
したが、これに限るものではない。まず、図１２（ａ）
に示すように、シリコン基板１０１上に酸化膜３０１を
形成し、その上に単結晶シリコンよりなる半導体層１０
３ａを形成し、その上に、所定の領域を覆うようにレジ
ストパターン３０２を形成する。このレジストパターン
３０２は、公知のフォトリソグラフィ技術により形成す
ればよい。

【００６６】ここまでは、前述した図３（ａ）により説
明した製造方法と同様である。しかし、この実施の形態
４では、図１２（ｂ）に示すように、そのレジストパタ
ーン３０２を用いて半導体層１０３ａのみを選択エッチ
ングして、半導体層１０３を形成する。次いで、今度
は、図１２（ｃ）に示すように、半導体層１０３の周囲
の所定幅の領域がスリット状に開口したレジストパター
ン１２０１を設ける。レジストパターンは半導体上のレ
ジストパターン１２０１と、埋め込み絶縁層上のレジス
トパターン１２０３から成り、両者の間に前記スリット
が設けられる。そのスリットの幅は、たとえば、２μｍ
程度とすればよい。レジストパターン１２０１及び１２
０３は、レジストパターン３０２を除去したのちに、同
時に形成しても良い。あるいはレジストパターン３０２
を除去せずに残して、これをレジストパターン１２０３
とし、その上にレジストを塗布して露光、現像を施すこ
とにより、レジストパターン１２０１を形成しても良
い。

【００６７】次に、そのレジストパターン１２０１をマ
スクとして酸化膜３０１を選択的にエッチングすること
で、図１２（ｄ）に示すように、半導体層１０３下に犠
牲酸化膜３０１ａが形成され、加えて、半導体層１０３
周囲のシリコン基板１０１上にはフィールド酸化膜１２
０２が形成された状態が得られる。この後、レジストパ
ターン１２０１を除去し、ＣＶＤ法により厚さ１２０ｎ
ｍのＳｉ₃Ｎ₄膜を堆積し、これをエッチバックすること
により、図１２（ｅ）に示すように、絶縁体側壁１０８
を形成し、後は、前述した実施の形態１と同様にすれば
よい。この結果、この実施の形態４によれば、上述した
実施の形態３の図１１で説明したように、新たにフィー
ルド酸化膜１１０１を形成する必要がない。

【００６８】なお、実施の形態３及び４に述べた素子分
離領域に係わる製造方法００を、実施の形態２のよう
に、ゲートあるいはソース・ドレイン領域形成後に、空
洞を開口する製造方法に適用しても良い。また実施の形
態３及び４に述べた素子分離領域に係わる構造を、実施
の形態２のように、ゲートあるいはソース・ドレイン領
域形成後に、空洞を開口して得られる構造に適用しても
良い。例えば図８（ａ）と図８（ｂ）の工程の間に、図
１１（ａ）あるいは（ｃ）と同様に述べたフィールドを
形成する工程を挿入すれば良い。また、図１２（ｅ）の
構造を得た後、先にゲート電極やソース・ドレイン領域
を形成したのち、空洞を形成すれば良い。

【００６９】実施の形態５ 次に、この発明の第５の実施の形態における電界効果型
トランジスタの製造方法について説明する。以下では、
張り合わせによる製造方法について説明する。まず、図
１３（ａ）に示すように、シリコン基板１３０１上に高
エッチングレート層１３０２を形成し、その上に、ノン
ドープのシリコン層１３０３を形成する。ここで、高エ
ッチングレート層１３０２は水素イオン注入により設け
た多孔質なシリコンやリン等の不純物を多量に導入した
シリコンを用いればよく、適当なエッチャントに対して
ノンドープのシリコン層１３０３よりエッチングされに
くい材料を用いればよい。また、シリコン層１３０３
は、気相エピタキシャル成長により形成した不純物濃度
の低い層であり、膜厚は例えば１００ｎｍとする。

【００７０】次に、図１３（ｂ）に示すように、シリコ
ン層１３０３上に、部分的に除去された開口部を有する
絶縁膜１３０４を形成する。その開口部において、下層
のシリコン層１３０３が露出していてもよく、薄く絶縁
膜１３０４が存在している状態でもよい。次いで、図１
３（ｃ）に示すように、絶縁膜１３０４上に支持基板１
３０５を加熱接着する。この結果、支持基板１３０５と
シリコン層１３０３との間には、空洞１３０６が形成さ
れる。

【００７１】次いで、図１３（ｄ）に示すように、シリ
コン基板１３０１を除去する。このとき、たとえばフッ
酸と硝酸の混合液を用いたエッチング、研削、研磨等の
機械的方法によりシリコン基板１３０１をエッチング除
去する。この後、濃度の低いフッ酸と硝酸の混合液、あ
るいは、これに酢酸，ヨードなどを加えたエッチング液
を用い、高エッチングレート層１３０２のみを選択的に
エッチング除去する。ここで、高エッチングレート層の
材料とエッチング液の組み合わせは、高エッチングレー
ト層のエッチングレートが表面のシリコン層１３０３よ
りも大きくなるという条件を満たせば良い。このエッチ
ングでは、シリコン層１３０３はエッチングされにくい
ので、このエッチングをシリコン層１３０３表面で停止
させることは容易である。

【００７２】そして、各空洞１３０６形成部上の領域を
覆うような平面形状に、シリコン層１３０３をパターニ
ングして分離し、図１３（ｅ）に示すように、ＳＯＩ構
造の半導体層１３１３を形成し、この上に、ゲート絶縁
膜１３１４を介してゲート電極１３１５を形成し、その
両脇の半導体層１３１３にソース・ドレイン領域１３１
６を形成すれば、この実施の形態５における電界効果型
トランジスタが形成されることになる。そして、この電
界効果型トランジスタは、支持基板１３０５上の領域と
半導体層１３１３に挾まれた、ソース・ドレイン領域１
３１６の間のチャネル形成領域下が、シリコン酸化物よ
り誘電率の低い埋め込み絶縁層である空洞１３０６とな
っている。なお、凹凸のある酸化膜はノンドープシリコ
ン層上でなく、支持基板側に設けても良い。すなわち、
ノンドープシリコン層上には酸化膜を堆積せず、支持基
板上に酸化膜を堆積し、これに凹凸を加工した後、張り
合わせるという方法を用いても良い。また、凹凸の凹部
では酸化膜が完全に除去されても良いし、酸化膜が一部
残るように加工されていても良い。

【００７３】実施の形態６ 以下、この発明の第６の実施の形態について説明する。
この実施の形態６においても、張り合わせによる電界効
果型トランジスタの製造方法について述べる。まず、図
１４（ａ）に示すように、シリコン基板１４０１上に高
エッチングレート層１４０２を形成し、その上に、ノン
ドープのシリコン層１４０３を形成する。ここで、高エ
ッチングレート層１４０２は水素イオン注入により設け
た多孔質なシリコンやリン等の不純物を多量に導入した
シリコンを用いればよく、適当なエッチャントに対して
シリコン基板１４０１よりエッチングされにくい材料を
用いればよい。また、シリコン層１４０３は、気相エピ
タキシャル成長により形成した不純物濃度の低い層であ
り、膜厚１００ｎｍとする。以上のことは、上述した実
施の形態５と同様である。

【００７４】次に、図１４（ｂ）に示すように、シリコ
ン層１４０３上に、低誘電率絶縁層１４０４を形成す
る。この低誘電率絶縁層１４０４は、たとえば、ＳｉＯ
Ｆや多孔質ＳｉＯ₂ などのバルクの酸化シリコンよりも
誘電率が低い材料を用いればよい。次に、図１４（ｃ）
に示すように、低誘電率絶縁層１４０４表面に支持基板
１４０５を加熱接着する。次に、図１４（ｄ）に示すよ
うに、シリコン基板１４０１を除去し、加えて、高エッ
チングレート層１４０２を除去する。

【００７５】このシリコン基板１４０１の除去は、前述
した実施の形態５と同様であり、たとえば、フッ酸と硝
酸の混合液を用いたエッチング、あるいは研削、研磨等
の機械的方法を用いる。次いで、たとえば、濃度の低い
フッ酸と硝酸の混合液、あるいは、これに酢酸、ヨード
などを加えたエッチング液により高エッチングレート層
１４０２のみを選択的にエッチング除去する。この結
果、支持基板１４０５上に、低誘電率絶縁層１４０４を
介してシリコン層１４０３が形成された状態が得られ
る。

【００７６】そして、所定の領域を残すようにシリコン
層１４０３をパターニングして分離し、図１４（ｅ）に
示すように、ＳＯＩ構造の半導体層１４１３を形成し、
この上に、ゲート絶縁膜１４１４を介してゲート電極１
４１５を形成し、その両脇の半導体層１４１３にソース
・ドレイン領域１４１６を形成すれば、この実施の形態
６における電界効果型トランジスタが形成されることに
なる。そして、この電界効果型トランジスタは、支持基
板１４０５上の領域と半導体層１４１３に挾まれた、ソ
ース・ドレイン領域１４１６の間のチャネル形成領域下
が、シリコン酸化物より誘電率の低い埋め込み絶縁層で
ある低誘電率絶縁層１４０４となっている。

【００７７】以下、他の実施の形態について述べると、
前記の実施の形態１〜６においては、以下のような構成
を用いても良い。上述したこの発明の電界効果型トラン
ジスタにおいて、ソース・ドレイン領域に導入する不純
物は、上述したリンに限るものではなく、ヒ素やまたそ
の他のドナーを用いるようにしてもよい。また、上述で
は、ｎチャネルトランジスタの構成について説明した
が、ｐチャネルトランジスタの構成としても、同様であ
る。この場合、ソース・ドレイン領域には、硼素などの
アクセプタを導入するようにすればよい。また、ソース
・ドレイン領域に導入するそれらの不純物の濃度は、５
×１０¹⁸ｃｍ^-3から２×１０²¹ｃｍ^-3程度の範囲とすれ
ばよい。一般的には、１×１０¹⁹ｃｍ^-3から２×１０²⁰
ｃｍ^-3の範囲とされている。これらは、ソース・ドレイ
ン領域の低抵抗化と、その領域の結晶性の確保が実現で
きるようにすればよい。

【００７８】また、ソース・ドレイン領域に挾まれたチ
ャネル形成領域に導入する不純物は、ｎチャネルトラン
ジスタを構成する場合は、硼素などのアクセプタを用い
ればよい。また、ｐチャネルトランジスタを構成する場
合は、チャネル形成領域に導入する不純物として、リン
やヒ素などのドナーを用いるようにすればよい。これら
の不純物濃度は、一般的には、２×１０¹⁷ｃｍ^-3から５
×１０¹⁸ｃｍ^-3の範囲とすればよく、トランジスタの動
作における所望とするしきい値を満たすように適宜設定
すればよい。なお、不純物散乱の抑制という観点から
は、その不純物濃度は、２×１０¹⁸ｃｍ^-3以下としたほ
うがよい。

【００７９】ところで、上述した不純物濃度は、ゲート
電極にポリシリコンを用いた場合である。たとえば、ｎ
チャネルトランジスタにおいて、ポリシリコンあるいは
ｎ⁺形のポリシリコンよりも仕事関数の大きい材料によ
りゲート電極を構成する場合、また、ゲート絶縁膜に接
する一部がより仕事関数の大きい材料である場合、チャ
ネル形成領域の不純物濃度は、以上に示した２×１０¹⁷
ｃｍ^-3以下の濃度としもよい。また、チャネル形成領域
に、同程度かそれ以下の濃度のドナーを導入するように
してもよい。典型的には、チャネル領域に不純物を導入
しないようにすればよい。またゲート電極は、埋め込み
ゲート形成プロセスや、自己整合でない方法を用いるこ
とにより、ソース・ドレイン領域の形成後に形成しても
良い。

【００８０】ｎ⁺ 形のポリシリコンよりも仕事関数の大
きい材料をゲート電極に用いた場合、トランジスタの動
作のしきい値を上昇させる作用があるためであり、通常
不純物導入によるしきい値の設定を必要としないからで
ある。ここで、ｎ⁺ 形のポリシリコンよりも仕事関数の
大きい材料としては、ＴｉＮ，Ｍｏ，Ｗ，タングステン
シリサイド，モリブデンシリサイドなどの、高融点金属
あるいは高融点金属化合物、もしくは、高融点金属のシ
リサイドなどがあげられる。

【００８１】また、ｐチャネルトランジスタにおいて、
上述したような金属からなるゲート電極を用いるように
した場合、やはりチャネル形成領域の不純物濃度は、前
述した値より低くするようにしてもよい。また、同程度
かそれ以下の濃度のアクセプタを導入するようにしても
よい。この場合においても、典型的には、チャネル領域
に不純物を導入しないようにすればよい。また、しきい
値を所望とする値に設定するために、シリコン基板に適
当な電位を印加するようにしてもよい。これは、ｎチャ
ネルトランジスタの場合は負の電位を印加し、ｐチャネ
ルトランジスタの場合は正の電位を印加するようにすれ
ばよい。

【００８２】なお、上述したこの発明による電界効果型
トランジスタのしきい値電圧（ゲート電圧）は、通常の
メモリや論理回路などの集積回路に用いられているトラ
ンジスタと同等とすればよい。たとえば、ｎチャネルト
ランジスタに構成する場合は、そのしきい値を０．１Ｖ
から１Ｖとすればよい。また、ｐチャネルトランジスタ
に構成する場合は、そのしきい値を−１Ｖから−０．１
Ｖとすればよい。ただし、高耐圧トランジスタやパワー
トランジスタなどに用い、高い電圧が印加される場合
は、しきい値電圧をこれより高くするようにしてもよ
い。たとえば、数十Ｖから数百Ｖに達する値としてもよ
い。

【００８３】また、ディプリーションモードのトランジ
スタに構成する場合は、しきい値電圧を、ｎチャネルト
ランジスタでは０．１Ｖ以下、ｐチャネルトランジスタ
では−０．１Ｖ以上に設定してもよい。また、ディプリ
ーションモードのトランジスタとするためには、ｎチャ
ネルトランジスタの場合はチャネル形成領域にドナーを
導入し、ｐチャネルトランジスタの場合はチャネル形成
領域にアクセプタを導入すればよい。そして、その濃度
は、２×１０¹⁷ｃｍ^-3から５×１０¹⁸ｃｍ^-3の範囲とす
ればよい。

【００８４】

【発明の効果】以上説明したように、この発明では基板
上に空洞を挾んで配置された半導体層と、この半導体層
上の表面にゲート絶縁膜を介して形成されたゲート電極
と、このゲート電極下部の領域を残してこれを挾むよう
に半導体層に表面より形成されたソースおよびドレイン
領域とを備え、半導体層の裏面を、全域が空洞に接する
ように配置した。従ってドレイン領域下部からゲート電
極下に向かう電界が緩和されるので、短チャネル効果を
抑制できる。また、チャネルと基板間の寄生容量を低減
できる。また、本発明では低誘電率領域をソース・ドレ
イン領域下まで延長する。これによりソース・ドレイン
領域と基板間の寄生容量を低減できる。この結果、埋め
込み絶縁層上の半導体層（ＳＯＩ）に形成された電界効
果型トランジスタの特性劣化を抑制すると同時に、特性
を向上できるようになる

【００８５】また、この発明では、支持基板上に埋め込
み絶縁層を介して半導体の膜が形成された埋め込み絶縁
層基板を用意し、その半導体の膜を選択的にエッチング
除去して素子が形成される半導体層を形成する。次に、
半導体層下の領域を残すように、半導体層周囲の下の埋
め込み絶縁層を選択的に除去し、半導体層下に犠牲層を
形成する。次に、半導体層および犠牲層側面に犠牲層と
は異なる材料から構成された側壁を形成する。次に、半
導体層上にゲート絶縁膜を介してゲート電極を形成す
る。次に、ゲート電極両脇の半導体層にソース・ドレイ
ン領域を形成する。次に、側壁の一部に開口部を形成し
て犠牲層側面を露出させる。そして、支持基板、半導体
層、および側壁に対して犠牲層を選択的に除去するエッ
チングにより、開口部を介して犠牲層を除去して半導体
層の下部に空洞を形成するようにした。

【００８６】また、この発明では、支持基板上に埋め込
み絶縁層を介して半導体の膜が形成された埋め込み絶縁
層基板を用意し、半導体の膜を選択的にエッチング除去
して素子が形成される半導体層を形成する。次に、半導
体層下の領域を残すように、半導体層周囲の下の埋め込
み絶縁層を選択的に除去し、半導体層下に犠牲層を形成
する。次に、半導体層および犠牲層側面に犠牲層とは異
なる材料から構成された側壁を形成する。次に、半導体
層の一部に開口部を形成して犠牲層側面を露出させる。
次に、支持基板、半導体層、および側壁に対して犠牲層
を選択的に除去するエッチングにより、開口部を介して
犠牲層を除去して半導体層の中央部下部に空洞を形成す
る。次に、半導体層上にゲート絶縁膜を介してゲート電
極を形成する。そして、ゲート電極両脇の半導体層にソ
ース・ドレイン領域を形成するようにした。

【００８７】またこの発明では、支持基板上に埋め込み
絶縁層を介して半導体の膜が形成された埋め込み絶縁層
基板を用意し、その半導体の膜を選択的にエッチング除
去して素子が形成される半導体層を形成する。次に、半
導体層下の領域を残すように、半導体層周囲の下の埋め
込み絶縁層を選択的に除去し、半導体層下に犠牲層を形
成する。次に、半導体層および犠牲層側面に犠牲層とは
異なる材料から構成された側壁を形成する。次に、側壁
の一部に開口部を形成して犠牲層側面を露出させる。次
に、支持基板、半導体層、および側壁に対して犠牲層を
選択的に除去するエッチングにより、開口部を介して犠
牲層を除去して半導体層の中央部下部に空洞を形成す
る。次に、半導体層上にゲート絶縁膜を介してゲート電
極を形成する。そして、ゲート電極両脇の半導体層にソ
ース・ドレイン領域を形成するようにした。

【００８８】この結果、ソースおよびドレイン領域に挾
まれた半導体層下の領域がシリコン酸化物より誘電率の
低い状態に形成されるので、まず、ドレイン領域下部か
らゲート電極下にかけて形成される寄生の容量が低下す
るので短チャネル効果を抑制できる。また、ソース・ド
レイン領域と基板間の寄生容量を低減できる。また、チ
ャネルと基板間の寄生容量を低減できる。この結果、こ
の発明によれば、埋め込み絶縁層上の半導体層（ＳＯ
Ｉ）に形成された電界効果型トランジスタの特性劣化を
抑制できるようになる。

【００８９】

【００９０】

【図面の簡単な説明】

【図１】 この発明の実施の形態１における電界効果型
トランジスタの構成を示す断面図である。

【図２】 この発明の他の形態における電界効果型トラ
ンジスタの構成を示す断面図である。

【図３】 実施の形態１における電界効果型トランジス
タの製造方法を説明するための説明図である。

【図４】 図３に続く、実施の形態１における電界効果
型トランジスタの製造方法を説明するための説明図であ
る。

【図５】 この発明の電界効果型トランジスタの他の形
態の製造方法を説明するための説明図である。

【図６】 この発明の他の形態における電界効果型トラ
ンジスタの一部の構成を示す断面図である。

【図７】 この発明の電界効果型トランジスタの他の形
態の製造方法を説明するための説明図である。

【図８】 この発明の第２の実施の形態における電界効
果型トランジスタの製造方法について説明するための説
明図である。

【図９】 この発明の他の形態における電界効果型トラ
ンジスタの構成を示す断面図である。

【図１０】 この発明の第３の実施の形態における電界
効果型トランジスタの製造方法について説明するための
説明図である。

【図１１】 この発明の第３の実施の形態における電界
効果型トランジスタの製造方法について説明するための
説明図である。

【図１２】 この発明の第４の実施の形態における電界
効果型トランジスタの製造方法について説明する説明図
である。

【図１３】 この発明の第５の実施の形態における電界
効果型トランジスタの製造方法について説明する説明図
である。

【図１４】 この発明の第６の実施の形態における電界
効果型トランジスタの製造方法について説明する説明図
である。

【図１５】 従来よりあるＳＯＩ構造の電界効果型トラ
ンジスタの構成を示す断面図である。

【図１６】 従来よりあるＳＯＩ構造の電界効果型トラ
ンジスタの他の構成を示す断面図である。

【図１７】 従来よりあるＳＯＩ構造の電界効果型トラ
ンジスタの他の構成を示す断面図である。

【図１８】 空洞内の上もしくは下に付着したＳｉＯ₂
の膜厚（Ｔ_box1）が変化した場合のΔＶ_th1 の変化を示
す特性図である。

【符号の説明】

１０１…シリコン基板、１０２…空洞、１０３…半導体
層、１０４…ゲート絶縁膜、１０５…ゲート電極、１０
６…ソース・ドレイン領域、１０７…チャネル形成領
域、１０８…絶縁体側壁。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−29321（ＪＰ，Ａ) 特開 平５−114611（ＪＰ，Ａ) 特開 平５−21465（ＪＰ，Ａ) 特開 昭63−278375（ＪＰ，Ａ) 特開 平１−128442（ＪＰ，Ａ) 特開 平４−304653（ＪＰ，Ａ) 特開 平５−275664（ＪＰ，Ａ) 特開 平７−235651（ＪＰ，Ａ) 特開 平11−274500（ＪＰ，Ａ) 特開 平11−97350（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/786 H01L 21/336

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】 支持基板上に埋め込み絶縁層を介して半
   導体の膜が形成された埋め込み絶縁層基板を用意する第
   １の工程と、 前記半導体の膜を選択的にエッチング除去して素子が形
   成される半導体層を形成する第２の工程と、 前記半導体層下の領域を残すように、前記半導体層周囲
   の下の埋め込み絶縁層を選択的に除去し、前記半導体層
   下に犠牲層を形成する第３の工程と、 前記半導体層および前記犠牲層側面に前記犠牲層とは異
   なる材料から構成された側壁を形成する第４の工程と、 前記半導体層上にゲート絶縁膜を介してゲート電極を形
   成することと、このゲート電極が設けられない位置の前
   記半導体層にソース・ドレイン領域を形成することを含
   む第５の工程と、 これらの工程に続いて実施される、前記側壁の一部に開
   口部を形成して前記犠牲層側面を露出させる第６の工程
   と、 前記支持基板、半導体層、および側壁に対して前記犠牲
   層を選択的に除去するエッチングにより、前記開口部を
   介して前記犠牲層を除去して前記半導体層の中央部下部
   に空洞を形成する第７の工程とを少なくとも備えたこと
   を特徴とする電界効果型トランジスタの製造方法。
2. 【請求項２】 支持基板上に埋め込み絶縁層を介して半
   導体の膜が形成された埋め込み絶縁層基板を用意する第
   １の工程と、 前記半導体の膜を選択的にエッチング除去して素子が形
   成される半導体層を形成する第２の工程と、 前記半導体層下の領域を残すように、前記半導体層周囲
   の下の埋め込み絶縁層を選択的に除去し、前記半導体層
   下に犠牲層を形成する第３の工程と、 前記半導体層および前記犠牲層側面に前記犠牲層とは異
   なる材料から構成された側壁を形成する第４の工程と、 前記半導体層の一部に開口部を形成して前記犠牲層上面
   を露出させる第５の工程と、 前記支持基板、半導体層、および側壁に対して前記犠牲
   層を選択的に除去するエッチングにより、前記開口部を
   介して前記犠牲層を除去して前記半導体層の下部に空洞
   を形成する第６の工程と、 前記半導体層上にゲート絶縁膜を介してゲート電極を形
   成することと、このゲート電極が設けられない位置の前
   記半導体層にソース・ドレイン領域を形成する第７の工
   程とを少なくとも備えたことを特徴とする電界効果型ト
   ランジスタの製造方法。
3. 【請求項３】 支持基板上に埋め込み絶縁層を介して半
   導体の膜が形成された埋め込み絶縁層基板を用意する第
   １の工程と、 前記半導体の膜を選択的にエッチング除去して素子が形
   成される半導体層を形成する第２の工程と、 前記半導体層下の領域を残すように、前記半導体層周囲
   の下の埋め込み絶縁層を選択的に除去し、前記半導体層
   下に犠牲層を形成する第３の工程と、 前記半導体層および前記犠牲層側面に前記犠牲層とは異
   なる材料から構成された側壁を形成する第４の工程と、 前記半導体層上にゲート絶縁膜を介してゲート電極を形
   成することと、このゲート電極が設けられない位置の前
   記半導体層にソース・ドレイン領域を形成する第５の工
   程と、 これらの工程に続いて実施される、前記半導体層の一部
   に開口部を形成して前記犠牲層上面を露出させる第６の
   工程と、 前記支持基板、半導体層、および側壁に対して前記犠牲
   層を選択的に除去するエッチングにより、前記開口部を
   介して前記犠牲層を除去して前記半導体層の下部に空洞
   を形成する第７の工程とを少なくとも備えたことを特徴
   とする電界効果型トランジスタの製造方法。
4. 【請求項４】 請求項１〜３いずれか１項に記載の電界
   効果型トランジスタの製造方法において、 前記空洞は前記半導体層の少なくとも前記ソース・ドレ
   イン領域に挾まれた領域の下部が露出するように形成す
   ることを特徴とする電界効果型トランジスタの製造方
   法。
5. 【請求項５】 請求項４記載の電界効果型トランジスタ
   の製造方法において、 前記空洞を形成した後で、前記半導体層下面の前記空洞
   内に露出している領域に前記ゲート絶縁膜の厚さの２倍
   以下の厚さの絶縁膜を形成することを特徴とする電界効
   果型トランジスタの製造方法。
6. 【請求項６】 請求項５記載の電界効果型トランジスタ
   の製造方法において、 前記絶縁膜は熱酸化により形成することを特徴とする電
   界効果型トランジスタの製造方法。
7. 【請求項７】 請求項１〜６いずれか１項に記載の電界
   効果型トランジスタの製造方法において、 前記半導体層周囲の前記支持基板上にフィールド酸化膜
   を形成した後で、前記ゲート電極を形成することを特徴
   とする電界効果型トランジスタの製造方法。