KR100817949B1 - 반도체 디바이스, 반도체 디바이스 제조 방법 및 비평면 트랜지스터 제조 방법 - Google Patents

반도체 디바이스, 반도체 디바이스 제조 방법 및 비평면 트랜지스터 제조 방법 Download PDF

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Abstract

본 발명은 반도체 디바이스를 제공하되, 이 디바이스는 기판 상에 형성되며 상부 표면 및 횡적으로 대향하는 측벽을 갖는 반도체 바디를 포함한다. 상기 반도체 바디의 상기 상부 표면 및 상기 반도체 바디의 상기 횡적으로 대향하는 측벽 상에 유전체가 형성된다. 상기 반도체 바디의 상기 상부 표면 상의 상기 게이트 유전체 상에 그리고 상기 게이트 유전체에 인접하게 상기 반도체 바디의 상기 횡적으로 대향하는 측벽 상에 게이트 전극을 형성한다. 이어서, 상기 반도체 바디에 인접하게, 상기 반도체 바디에 응력을 제공하는 막이 형성된다.

Description

반도체 디바이스, 반도체 디바이스 제조 방법 및 비평면 트랜지스터 제조 방법{NONPLANAR DEVICE WITH STRESS INCORPORATION LAYER AND METHOD OF FABRICATION}
본 발명은 반도체 집적 회로 제조 분야에 관한 것이며, 특히 응력 제공 층(stress incorporation layer)을 갖는 비평면 트랜지스터에 관한 것이다.
디바이스 성능을 개선하기 위해서, 실리콘 온 절연체(SOI) 트랜지스터가 현대의 집적 회로 제조 시에 제안되었다. 도 1은 표준형의 완벽하게 공핍된 SOI 트랜지스터(100)를 도시한다. 이 SOI 트랜지스터(100)는 단결정 실리콘 기판(102) 및 이 기판 상에 형성된 매립형 산화물과 같은 절연층(104)을 포함한다. 단결정 실리콘 바디(106)가 절연층(104) 상에 형성된다. 게이트 유전체 층(108)이 단결정 실리콘 바디(106) 상에 형성되고 게이트 전극(110)이 게이트 유전체(108) 상에 형성된다. 소스 영역(112) 및 드레인 영역(114)이 게이트 전극(110)의 횡적으로 대향하는 측면을 따라서 실리콘 바디(106) 내에 형성된다.
완벽하게 공핍된 SOI는 최적화된 온 전류/오프 전류 비율을 위한 이상적인 하위 임계 구배(sub-threshold gradients)를 이용하기 위한 트랜지스터 구조물로서 제안되었다. 트랜지스터(100)에서 이상적인 하위 임계 구배를 성취하기 위해서, 실리콘 바디(106)의 두께는 트랜지스터의 게이트 길이(Lg)의 약 1/3이어야 한다(Tsi = Lg/3). 그러나, 만일에 게이트 길이의 크기가 조절됨에 따라서 특히 30nm로 접근한다면, 실리콘 막 두께 Tsi를 계속 감소시킬 필요가 있기 때문에 이러한 게이트 길이 감소는 점점 비현실적이 되게 된다. 30nm 게이트 길이에서, 실리콘 바디에 대해 요구되는 두께는 10nm 이하여야 할 것으로 고려되고 20nm의 게이트 길이에 대해서는 약 6nm의 실리콘 바디의 두께가 요구된다. 10nm 이하의 두께를 갖는 실리콘 박막을 제조하는 것은 매우 어렵다. 한 면에서는, 1nm의 차수로 균일한 웨이퍼를 획득하는 것은 어려운 과제이다. 다른 면에서는, 접합부 저항을 줄이기 위해서 소스 영역과 드레인 영역을 크게 하도록 이러한 박막을 접촉시키는 것은 거의 불가능한데, 그 이유는 소스 영역 및 드레인 영역 내의 얇은 실리콘 층은 게이트 에칭 및 이후의 다양한 세정 단계 동안 사라져버리며 스페이서 에칭 단계로 인해서 실리콘이 성장하기에는 불충분한 실리콘(106)이 남게 되기 때문이다.
도 2a 및 도 2b에 도시된 바와 같은 이중 게이트(DG) 디바이스는 실리콘 두께 문제를 완화시키는 것으로 제안되었다. DG 디바이스(200)는 절연 기판(204) 상에 형성된 실리콘 바디(202)를 포함한다. 게이트 유전체(206)는 실리콘 바디(204)의 두 측면 상에 형성되고 게이트 전극(208)은 실리콘 바디(202)의 두 측면 상에 형성된 게이트 유전체(206)에 인접하여 형성된다. 실리콘 질화물과 같은 충분하게 두꺼운 절연층(209)이 게이트 유전체(208)를 실리콘 바디(202)의 상부로부터 전기 적으로 분리시킨다.
이중 게이트(DG) 디바이스(200)는 2 개의 게이트, 즉 이 디바이스의 채널의 각 측면 상에 위치한 2 개의 게이트를 본질적으로 포함한다. 이중 게이트 디바이스(200)는 채널의 각 측면 상에 게이트를 가지고 있기 때문에, 실리콘 바디의 두께 Tsi가 단일 게이트 디바이스의 실리콘 바디의 두께의 2 배가 될 수 있으며 완벽하게 공핍된 트랜지스터 동작을 얻을 수 있다. 말하자면, 이중 게이트 디바이스(200)로 Tsi = (2×Lg)/3인 완벽하게 공핍된 트랜지스터가 형성될 수 있다. 그러나, 이중 게이트 디바이스(200)의 가장 제조가 용이한 형태에서는 바디(202)의 패터닝이 이 디바이스의 게이트 길이(Lg)를 패터닝하는데 사용되는 포토리소그래피보다 0.7 배 작은 포토리소그래피로 수행되어야 한다. 고밀도 집적 회로를 얻기 위해서, 일반적으로 게이트 전극(208)의 게이트 길이(Lg)에 대해서는 가장 공격적인 리소그래피를 수행하는 것이 바람직하다. 이중 게이트 구조물은 채널의 각 측면 상에 게이트가 존재하기 때문에 실리콘 막의 두께를 2 배로 할 수 있지만은 이러한 구조물은 제조하기가 무척 어렵다. 가령, 실리콘 바디(202)는 약 5:1의 종횡비(폭에 대한 높이의 비율)를 갖는 실리콘 바디(202)를 생성할 수 있는 실리콘 바디 에칭을 필요로 한다.
도 1은 공핍된 기판 트랜지스터의 단면도,
도 2a 및 도 2b는 이중 게이트 공핍된 기판 트랜지스터의 도면,
도 3a 및 도 3b는 본 발명에 따른 응력 포함 막을 갖는 3중 게이트 트랜지스터의 도면,
도 4는 본 발명의 일 실시예에 따른 3중 게이트 트랜지스터의 도면,
도 5a 내지 도 5e는 본 발명의 여러 실시예에 따른 응력 포함 막을 갖는 3중 게이트 트랜지스터를 제조하는 방법을 도시한 도면,
도 6은 30nm 및 20nm의 게이트 길이(Lg)를 갖는 부분적으로 공핍된 3중 게이트 트랜지스터 및 완벽하게 공핍된 3중 게이트 트랜지스터를 얻는데 사용되는 바디 높이 및 바디 폭을 도시한 그래프.
본 발명은 응력 포함 막을 갖는 새로운 3중 게이트 또는 비평면 트랜지스터 구조물 및 이의 제조 방법을 제공한다. 다음의 상세한 설명 부분에서 수많은 특정 세부 사항은 본 발명을 완전하게 이해하도록 하기 위해서 제공된다. 또한, 본 발명을 불필요하게 모호하게 하지 않도록 하기 위해서 잘 알려진 반도체 프로세스 및 제조 기술들은 특정하게 자세하게 기술되지 않는다.
본 발명은 새로운 3중 게이트 또는 비평면 트랜지스터 구조물 및 이의 제조 방법을 제공한다. 3중 게이트 트랜지스터는 채널 영역에 응력을 제공하여 캐리어 이동도를 높이기 위해서 디바이스의 채널 영역 주위에 형성된 응력 포함 막을 포함한다. 캐리어 이동도가 높이지면 트랜지스터 구동 전류도 커진다. 본 발명의 일 실시예에서, 응력 막은 채널을 완벽하게 둘러싸도록 채널 영역 아래에 형성된다. 이 채널 영역을 이 응력 막으로 완벽하게 둘러쌈으로써, 응력 막은 채널의 모든 측면에 응력을 제공하여서 큰 면적에 걸쳐서 응력을 제공하게 되고 디바이스 성능을 최대화 및 증가시킨다. 응력의 종류(압축력 또는 인장력) 및 응력의 크기와 같은 응력 막 물성은 상이한 트랜지스터 타입(가령, PMOS 및 NMOS)의 성능을 최적화하도록 변화될 수 있다.
본 발명의 일 실시예에서, 3중 게이트 트랜지스터는 SOI 트랜지스터이다. 이 3중 게이트 트랜지스터는 완벽하게 공핍된 기판 트랜지스터 애플리케이션에서 사용하기에 이상적이다. 3중 게이트 트랜지스터는 기판 상에 형성된 얇은 반도체 바디을 포함하며, 이 기판은 절연 기판 또는 반도체 기판일 수 있다. 게이트 유전체가 반도체 바디의 상부 표면 및 측벽 상에 형성된다. 게이트 전극은 반도체 바디의 상부 표면 상에 형성된 게이트 유전체 상에 형성되고 반도체 바디의 측벽 상에 형성된 게이트 유전체에 인접하여 형성된다. 소스 영역 및 드레인 영역은 게이트 전극의 대향하는 측면 상에서 반도체 바디 내에 형성된다. 게이트 전극 및 게이트 유전체가 반도체 바디를 3 측면 상에서 둘러싸고 있기 때문에, 트랜지스터는 본질적으로 3 개의 개별 채널 및 게이트를 갖는다. 트랜지스터의 게이트 폭은 반도체 바디의 3 개의 측면 각각의 길이의 합과 동일하다. 보다 큰 폭을 갖는 트랜지스터가 몇 개의 3중 게이트 트랜지스터를 함께 접속시킴으로써 형성될 수 있다.
반도체 바디 내에 3 개의 개별 채널이 형성되어 있기 때문에, 반도체 바디는 트랜지스턴가 온 상태로 될 때에 완벽하게 공핍될 수 있으며 이로써 초박막의 반도체 바디를 사용하지 않고서 또는 디바이스의 게이트 길이(Lg)보다 작은 크기로 반도체 바디를 포토리소그래피 패터닝할 필요없이도 30nm 이하의 게이트 길이를 갖는 완벽하게 공핍된 트랜지스터를 형성할 수 있게 된다. 즉, 본 발명의 3중 게이트 트랜지스터 구조물로 인해서 반도체 바디의 두께 및 반도체 바디의 폭이 디바이스의 게이트 길이와 동일하게 되는 완벽하게 공핍된 트랜지스터가 제조될 수 있게 된다. 본 발명의 3중 게이트 트랜지스터는 완벽하게 공핍된 방식으로 동작할 수 있기 때문에, 이상적인(즉, 매우 급한) 하위 임계 구배 특성 및 100 mV/V 및 이상적으로는 약 60 mV/V인 감소된 DIBL(drain induced barrier lowering : 드레인 유도 장벽 저감) 쇼트 채널 효과 특성을 보이는데, 여기서 감소된 DIBL 쇼트 채널 효과로 인해서 디바이스가 오프 상태로 될 때에 누설 전류가 저감되어서 전력 소모량이 작아진다.
본 발명의 일 실시예에 따른 응력 포함 막을 갖는 3중 게이트 트랜지스터(300)의 실례가 도 3a 및 도 3b에 도시되어 있다. (도 3b는 반도체 바디(308) 중 한 바디의 게이트 전극을 통해 취해진 도 3a의 단면도이다.) 3중 게이트 트랜지스터(300)는 기판(302) 상에 형성된다. 본 발명의 실시예에서, 기판(302)은 하부 단결정 실리콘 기판(304) 및 이 기판 상에 형성된 실리콘 이산화물 막과 같은 절연층(306)을 포함하는 절연 기판이다. 그러나, 3중 게이트 트랜지스터(300)는 실리콘 이산화물, 질화물, 산화물 및 사파이어로 형성된 기판과 같은 임의의 잘 알려진 절연 기판 상에 형성될 수 있다. 본 발명의 일 실시예에서, 기판(302)은 단결정 실리콘 기판 및 갈륨 아세나이드 기판과 같은 반도체 기판일 수 있으나 여기에만 한정되는 것은 아니다.
3중 게이트 트랜지스터(300)는 반도체 바디(308)를 포함하되 통상적으로 절연 기판(302)의 절연체(306) 상에 형성된 다수의 반도체 바디(308)를 포함한다. 반도체 바디(308)는 캐리어 이동도가 다음으로만 한정되는 것은 아니지만 실리콘 및 게리마늄 조성물이 약 25% 이하인 실리콘 게르마늄(SixGeY)을 포함하는 반도체에 응력을 인가함으로써 개선될 수 있는 임의의 잘 알려진 반도체 물질로 형성될 수 있다. 갈륨 아세나이드(GaAs), InSb, GaP 및 GaSb와 같은 3-5 족 반도체에 응력을 인가하면 또한 유리한 이점이 있다. 직접형 밴드 갭 물질에 응력을 인가하면 유리하지 않는 반면에 비직접형 밴드 갭 물질에 응력을 인가하면 유리하다. 반도체 바디(308)는 외부의 전기적 제어를 인가함으로써 절연 상태에서 도전 상태로 가역적으로 변경될 수 있는 물질로 형성된다. 반도체 바디(308)는 트랜지스터(300)의 최상의 전기적 성능이 요구될 때에는 이상적으로는 단결정 막이다. 가령, 반도체 바디(308)는 트랜지스터(300)가 마이크로프로세서와 같은 고밀도 회로와 같은 고성능 애플리케이션에서 사용될 경우에는 단결정 막이다. 그러나, 트랜지스터(300)가 액정 디스플레이 장치와 같은 보다 성능 면에서 엄격하지 않은 애플리케이션에서 사용되는 경우에는 반도체 바디(308)는 다결정 실리콘 막이다. 절연체(306)는 단결정 실리콘 기판(302)으로부터 반도체 바디(308)를 절연시킨다. 본 발명의 일 실시예에서, 반도체 바디(308)는 단결정 실리콘 막이다. 각 반도체 바디(308)는 반도체 바디 폭(314)을 규정하는 거리만큼 분리된 한 쌍의 횡적으로 대향하는 측벽(310, 312)을 갖는다. 또한, 각 반도체 바디(308)는 기판(302) 상에 형성된 바닥 표면(318)에 대향하는 상부 표면(316)을 갖는다. 상부 표면(316)과 바닥 표면(318) 간의 거리는 바디 높이(320)를 규정한다. 본 발명의 바람직한 실시예에서, 바디 높이(320)는 바디 폭(314)과 실질적으로 동일하다. 본 발명의 일 실시예에서, 바디(308)는 30nm 이하인, 이상적으로는 20nm 이하인 폭(314) 및 높이(320)를 갖는다. 본 발명의 일 실시예에서, 바디 높이(320)는 바디 폭(314)에 대해 0.5 배 내지 2 배 사이에 존재한다.
3중 게이트 트랜지스터(300)는 게이트 유전체 층(322)을 갖는다. 게이트 유전체 층(322)은 도 3a 및 도 3b에 도시된 바와 같이 각 반도체 바디(308)의 3 개의 측면 상 및 주위에 형성되어 있다. 게이트 유전체 층(322)은 도 3에 도시된 바와 같이 바디(308)의 측벽(312)에 인접하여, 상부 표면(316) 상에 형성되고 측벽(310)에 인접하게 또는 그 상에 형성된다. 게이트 유전체 층(322)은 잘 알려진 게이트 유전체 층이다. 본 발명의 일 실시예에서, 게이트 유전체 층은 실리콘 이산화물, 실리콘 옥시질화물 또는 실리콘 질화물로 된 유전체 층이다. 본 발명의 일 실시예에서, 게이트 유전체 층(322)은 5 내지 20 Å의 두께로 형성된 실리콘 옥시질화물 막이다. 본 발명의 일 실시예에서, 게이트 유전체 층(322)은 다음으로만 한정되는 것은 아니지만 가령 Ta2O5, TiO2, HfO2, HfSiOxNY, ZrO2 및 LaO2 와 같은 금속 산화물 유전체와 같은 높은 K 값을 갖는 게이트 유전체 층이다. 게이트 유전체 층(322)은 PZT로만 한정되지는 않지만 가령 PZT와 같은 높은 K 값을 갖는 다른 타입의 게이트 유전체일 수 있다.
3중 게이트 디바이스(300)는 게이트 전극(324)을 포함한다. 게이트 전극(324)은 도 3a 및 도 3b에 도시된 바와 같이 게이트 유전체 층(322) 상 및 주위에 형성되어 있다. 게이트 전극(324)은 반도체 바디(308)의 측벽(312) 상에 형성된 게이트 유전체 층(322) 상에 또는 인접하여 형성되고, 반도체 바디(308)의 상부 표면(316) 상에 형성된 게이트 유전체 층(322) 상에 형성되며, 반도체 바디(308)의 측벽(310) 상에 형성된 게이트 유전체 층(322) 상에 또는 인접하여 형성된다. 게이트 전극(324)은 트랜지스터(300)의 게이트 길이(Lg)를 규정하는 거리만큼 분리된 한 쌍의 횡적으로 대향하는 측벽(326, 328)을 갖는다. 본 발명의 일 실시예에서, 게이트 전극(324)의 한 쌍의 횡적으로 대향하는 측벽(326, 328)은 반도체 바디(308)의 횡적으로 대향하는 측벽(310, 312)에 대해 수직인 방향으로 연장된다.
게이트 전극(324)은 임의의 적합한 게이트 전극 물질로 형성될 수 있다. 본 발명의 일 실시예에서, 게이트 전극(324)은 1×1019 원자/cm3 내지 1×1021 원자/cm3 의 농도로 도핑된 다결정 실리콘으로 형성된다. 본 발명의 일 실시예에서, 게이트 전극은 다음으로만 한정되지는 않지만 가령 텅스텐, 탄탈륨, 티타늄 및 이들의 질화물 및 다양한 금속 합금계와 같은 금속 게이트 전극일 수 있다. 본 발명의 일 실시예에서, 게이트 전극은 3.9 내지 5.3 eV의 일함수를 갖는 물질로 형성된다. 게이트 전극(324)은 반드시 단일 물질일 필요가 없으며 다음으로만 한정되는 것은 아니지만 다결정 실리콘/금속 전극 또는 금속/다결정 실리콘 전극과 같은 복합 박막 스택일 수 있다.
3중 게이트 트랜지스터(300)는 소스 영역(330)과 드레인 영역(332)을 포함한다. 소스 영역(330) 및 드레인 영역(332)은 도 3a에 도시된 바와 같이 게이트 전극(324)의 대향하는 측면 상에서 반도체 바디(308) 내에 형성된다. 소스 영역(330) 및 드레인 영역(332)은 N 타입 또는 P 타입 도전성을 갖는 동일한 도전성 타입을 갖는 물질로 형성된다. 본 발명의 일 실시예에서, 소스 영역(330) 및 드레인 영역(332)은 1×1019 원자/cm3 내지 1×1021 원자/cm3의 도핑 농도를 갖는다. 소스 영역(330)과 드레인 영역(332)은 팁 영역과 같은 상이한 농도 또는 도핑 프로파일을 갖는 하위 영역(가령, 소스 연장부/드레인 연장부)을 포함하거나 균일한 농도로 형성될 수 있다. 본 발명의 일 실시예에서, 3중 게이트 트랜지스터(300)가 대칭 트랜지스터일 때에, 소스 영역(330) 및 드레인 영역(332)은 동일한 도핑 농도 및 프로파일을 가질 것이다. 본 발명의 일 실시예에서, 3중 게이트 트랜지스터(300)가 비대칭 트랜지스터일 때에, 소스 영역(330) 및 드레인 영역(332)은 가변적인 도핑 농도 및 프로파일을 가져서 특정한 전기적 특성을 얻을 수 있을 것이다.
소스 영역(330) 및 드레인 영역(332) 간에 위치한 반도체 바디(308)의 부분은 트랜지스터(300)의 채널 영역(350)을 규정한다. 또한, 채널 영역(350)은 게이트 전극(324)으로 둘러싸인 반도체 바디(308)의 구역으로서 규정될 수 있다. 그러나, 종종, 소스 영역(330) 및 드레인 영역(332)은 가령 확산을 통해서 게이트 전극 아래에서 근소하게 연장되어서 게이트 전극 길이(Lg)보다 근소하게 작은 채널 영역을 규정한다. 본 발명의 일 실시예에서, 채널 영역(350)은 진성이거나 도핑되지 않은 단결정 실리콘이다. 본 발명의 일 실시예에서, 채널 영역은 도핑된 단결정 실리콘이다. 채널 영역(350)이 도핑될 경우에, 통상적으로 1×1016 원자/cm3 내지 1×1019 원자/cm3의 도전성 레벨로 도핑된다. 본 발명의 일 실시예에서, 채널 영역이 도핑될 때에, 통상적으로 소스 영역(330) 및 드레인 영역(332)은 채널 영역과 반대되는 도전성 타입으로 도핑된다. 가령, 소스 영역(330) 및 드레인 영역(332)이 N 타입 도전성을 가질 때에 채널 영역은 P 타입 도전성을 갖는다. 이와 마찬가지로, 소스 영역(330) 및 드레인 영역(332)이 P 타입 도전성을 가질 때에 채널 영역은 N 타입 도전성을 갖는다. 이러한 방식으로 해서, 3중 게이트 트랜지스터(300)는 각기 NMOS 트랜지스터 또는 PMOS 트랜지스터가 될 수 있다. 채널 영역(350)은 균일하게 도핑되거나 비균일하게 도핑되거나 특정 전기적 성능을 갖도록 상이한 농도로 도핑된다. 가령, 채널 영역(350)은 필요하다면 잘 알려진 "헤일로(halo)" 영역을 포함할 수 있다.
반도체 바디를 3 측면 상에서 둘러싸는 게이트 유전체 및 게이트 전극을 제공함으로써, 3중 게이트 트랜지스터는 3 개의 채널 및 3 개의 게이트를 갖게 되고, 도 3a 및 도 3b에 도시된 바와 같이, 제 1 채널(g1)은 실리콘 바디(308)의 측벽(312) 상의 소스 영역과 드레인 영역 간에 연장되며, 제 2 채널(g2)은 실리콘 바디(308)의 상부 표면(316) 상의 소스 영역과 드레인 영역 간에 연장되며, 제 3 채널(g3)은 실리콘 바디(308)의 측벽(310) 상의 소스 영역과 드레인 영역 간에 연장된다. 트랜지스터(300)의 게이트 폭("Gw")은 3 채널 영역의 각 폭의 합이다. 말하자면, 트랜지스터(300)의 게이트 폭은 측벽(310)에서의 반도체 바디(308)의 높이(320), 상부 표면(316)에서의 실리콘 바디(308)의 폭 및 측벽(312)에서의 실리콘 바디(308)의 높이(320)의 합이다. 보다 큰 폭의 트랜지스터가 다수의 디바이스를 서로 결합하여서 획득될 수 있다(가령, 도 3에 도시된 바와 같이 단일 게이트 전극(324)에 의해 둘러싸인 다수의 실리콘 바디(308)를 사용하여 획득된다).
상술한 바와 같이 트랜지스터(300)의 게이트 "폭"은 트랜지스터(300)의 반도체 바디(308)로부터 생성된 3 개의 게이트 폭의 합과 동일하다. 보다 큰 게이트 폭을 갖는 트랜지스터를 제조하기 위해서, 트랜지스터(300)는 도 3a에 도시된 바와 같이 추가적인 또는 다수의 반도체 바디 또는 핑거(308)를 포함한다. 각 반도체 바디(308)는 도 3a 및 도 3b에 도시된 바와 같이 그의 상부 표면 및 측벽 상에 형성된 게이트 유전체 층(322)을 갖는다. 게이트 전극(324)은 각 반도체 바디(308) 상의 각 게이트 유전체 층(322) 상 및 옆에 형성된다. 각 반도체 바디(308)는 도 3a에 도시된 바와 같이 게이트 전극(324)의 대향하는 측면 상에서 반도체 바디(308) 내에 형성된 소스 영역(330)과 드레인 영역(332)을 포함한다. 본 발명의 일 실시예에서, 각 반도체 바디(308)는 다른 반도체 바디(308)와 동일한 폭 및 높이(두께)를 갖게 형성된다. 본 발명의 일 실시예에서, 반도체 바디(308)의 각 소스 영역(330) 및 드레인 영역(332)은 도 3a에 도시된 바와 같이 소스 랜딩 패드(source landing pad)(460) 및 드레인 랜딩 패드(480)를 형성하면서 반도체 바디(308)를 형성하는데 사용되는 물질에 의해서 서로 전기적으로 접속된다. 이와 달리, 소스 영역(330) 및 드레인 영역(332)은 다양한 트랜지스터(300)를 기능 회로로 서로 전기적으로 상호접속시키는데 사용되는 수많은 금속 배선(가령, 금속1, 금속2, 금속 3...)에 의해서 상호 접속될 수 있다. 도 3a에 도시된 트랜지스터(300)의 게이트 폭은 각 반도체 바디(308)에 의해 생성된 게이트 폭의 합과 동일하다. 이로써, 3중 게이트 트랜지스터(300)는 원하는 게이트 폭을 갖도록 형성될 수 있다.
또한, 도 3a 및 도 3b에 도시된 바와 같이, 본 발명의 3중 게이트 디바이스는 디바이스의 채널 영역(350)에 응력을 인가하는 막(360)을 포함한다. 채널 영역에 적합한 응력을 인가함으로써, 디바이스의 캐리어(즉, 전자 또는 정공)의 이동도가 증가하여 디바이스 성능이 개선된다. 본 발명의 일 실시예에서, 응력 포함 막(360)은 도 3a 및 도 3b에 도시된 바와 같이 반도체 바디(308)의 노출된 부분 상 및 주위에 형성된다. 또한, 본 발명의 일 실시예에서, 응력 포함 막(360)은 게이트 전극(324) 상 및 주위에 형성된다. 본 발명의 일 실시예에서, 응력 포함 막(360)은 반도체 바디(308)의 노출된 상부 표면 부분(322) 상에 직접적으로 형성될 뿐만 아니라 반도체 바디(308)의 측벽(310, 312) 상 또는 옆에 직접적으로 형성된다. 또한, 본 발명의 일 실시예에서, 응력 포함 막(360)은 게이트 전극(324) 상 및 옆에 형성된다.
또한, 본 발명의 일 실시예에서, 응력 포함 막(360)은 도 3a 및 도 3b에 도시된 바와 같이 반도체 바디(308)의 채널 영역(350) 아래 및 반도체 바디(308)의 바닥 표면(318) 아래에 바로 형성된다. 이 응력 포함 막은 반도체 바디 아래의 매립된 산화물 또는 절연체(306)의 일부를 제거하고 이어서 응력 포함 막으로 이 부분을 충진함으로써 반도체 바디 아래 부분에 형성될 수 있다. 반도체 바디(308)의 채널 영역(350)의 바닥 표면 바로 아래에 응력 포함 막을 포함함으로써, 응역 물질(360)이 상부 부분 만을 제외하고 채널의 모든 측면을 둘러싸면서 채널에 응력을 제공한다.
본 발명의 일 실시예에서, 막(360)은 반도체 바디, 특히 반도체 바디의 채널 영역이 인장 응력을 받도록 압축력을 갖는다. 인장 응력으로 인해서 채널 영역 폭에서 전자 이동도가 증가하며 이는 캐리어가 주로 전자인 NMOS 디바이스에서 이상적으로 사용된다. 본 발명의 일 실시예에서, 응력 포함 막(360)은 반도체 바디의 채널 영역에서 0.5 내지 5.0 GPa, 특히 이상적으로는 약 1 GPa의 인장력을 생성하는 압축 응력을 갖는 막이다. 본 발명의 일 실시예에서, 응력 포함 막(360)은 10 내지 200nm의 두께를 갖는다. 본 발명의 일 실시예에서, 응력 포함 막(360)은 20 내지 80 % 정도로 캐리어 이동도를 증가시킨다.
본 발명의 일 실시예에서, 막(360)은 반도체 바디, 특히 반도체 바디의 채널 영역이 압축 응력을 받도록 인장력을 갖는다. 압축 응력으로 인해서 채널 영역 폭에서 정공 이동도가 증가하며 이는 캐리어가 주로 정공인 PMOS 디바이스에서 이상적으로 사용된다. 본 발명의 일 실시예에서, 응력 포함 막(360)은 반도체 바디의 채널 영역에서 0.5 내지 5.0 GPa의 압축력을 생성하는 인장 응력을 갖는 막이다. 본 발명의 일 실시예에서, 응력 포함 막(360)은 인장 응력을 갖는 실리콘 질화물 막이다.
본 발명의 일 실시예에서, 산화물 박막 또는 패시베이션 막(319)이 반도체 바디의 하부측면(318) 상에 형성되어 기생 누설 효과를 감소시킨다. 본 발명의 일 실시예에서, 이 패시베이션 막(319)은 SiO2을 포함하며 약 1nm 이상의 두께를 갖는다.
채널 영역(350)의 3 측면이 게이트 전극(324) 및 게이트 유전체(322)로 둘러싸여 있기 때문에, 트랜지스터(300)는 완전하게 공핍된 방식으로 동작할 수 있어서 트랜지스터(300)가 온 상태로 되면 채널 영역(350)은 완전하게 공핍되고 우수한 전기적 특성 및 성능을 제공한다. 즉, 트랜지스터(300)가 온 상태로 되면, 공핍 영역이 채널 영역(350)의 표면에서 반전층을 따라서 채널 영역 내에서 형성된다(즉, 반전층은 반도체 바디의 측면 및 상부 표면 상에 형성된다). 반전층은 소스 영역과 드레인 영역과 동일한 도전성 타입을 가지며 소스 영역과 드레인 영역 간의 도전성 채널을 형성하여 전류가 이 사이에서 흐르게 한다. 공핍 영역은 이 반전층 아래로부터 자유 캐리어를 공핍시킨다. 공핍 영역은 채널 영역(350)의 바닥까지 연장되며 이로써 트랜지스터는 완벽하게 공핍된 트랜지스터가 될 수 있다. 완벽하게 공핍된 트랜지스터는 완전하게 공핍되지 않은 트랜지스터 또는 부분적으로 공핍된 트랜지스터에 비해서 우수한 전기적 성능 특성을 보인다. 가령, 트랜지스터(300)를 완전 공핍 방식으로 동작시킴으로써 트랜지스터(300)는 이상적으로 매우 급격한 하위 임계 구배를 갖는다. 3중 트랜지스터는 80 mV/데케이드(decade), 특히 이상적으로는 약 60 mV/데케이드 이하의 급한 하위 임계 구배를 심지어 반도체 바디의 두께가 30nm 이하일 경우에도 갖는다. 또한, 완전 공핍 방식으로 트랜지스터(300)를 동작시키면 트랜지스터(300)는 개선된 DIBL 저하 효과를 가지며 이로써 보다 우수한 오프 상태 누설 전류 특성이 생성되며 이는 누설 전류가 저감되어 전력 소모가 적어진다. 본 발명의 일 실시예에서, 3중 게이트 트랜지스터(300)는 100 mV/V, 특히 이상적으로는 40 mV/V 이하의 DIBL 효과를 갖는다.
도 6은 30 nm의 게이트 길이(Lg)(602) 및 20nm의 게이트 길이(Lg)(604)를 각기 갖는 완전하게 공핍된 (F.D) 3중 게이트 트랜지스터 및 부분적으로 공핍된 (P.D) 3중 게이트 트랜지스터를 생성하는 바디 높이 및 바디 폭을 제시하는 2 개의 플롯(602, 604)을 도시하고 있다. 본 발명의 일 실시예에서, 바디 높이, 바디 폭 및 게이트 길이는 완전 공핍된 트랜지스터가 형성될 수 있도록 그 크기가 선택된다. 다른 실시예에서, 3중 게이트 트랜지스터는 부분적으로 공핍된 트랜지스터가 형성되도록 하는 바디 높이, 바디 폭 및 게이트 길이를 갖는다.
본 발명의 3중 게이트 트랜지스터는 비평면 디바이스로 지칭되는데 그 이유는 채널 영역(350)의 반전층이 반도체 바디(308) 내에서 수평 방향 및 수직 방향 모두에서 형성되기 때문이다. 본 발명의 반도체 디바이스는 또한 비평면 디바이스로 지칭되는데 그 이유는 게이트 전극(324)으로부터의 전계가 수평 측(g2) 및 수직 측(g1, g3)으로부터 인가되기 때문이다.
본 발명의 일 실시예에서, 3중 게이트 트랜지스터(300)는 도 4에 도시된 바와 같이 응력 포함 막(360)이 형성되기 이전에 형성된 실리콘 또는 다른 반도체 막(410), 측벽 스페이서(420) 및 실리사이드 층(430)과 같은 다른 막 또는 피처를 포함한다. 가령, 본 발명의 일 실시예에서, 반도체 막(410)은 반도체 바디(308)의 소스 영역(330) 및 드레인 영역(332) 상에 형성되어 증가된 소스 영역 및 드레인 영역을 생성한다. 반도체 막(410)은 실리콘 막 또는 실리콘 게르마늄(SixGey)과 같은 실리콘 합금이다. 본 발명의 일 실시예에서, 반도체 막(410)은 소스 영역(330) 및 드레인 영역(332)과 동일한 도전성 타입을 갖는 단결정 실리콘 막이다. 본 발명의 일 실시예에서, 반도체 막은 실리콘이 합금의 대략 1 내지 99 원자 퍼센트를 차지하는 실리콘 게르마늄과 같은 실리콘 합금이다. 반도체 막(410)은 반드시 단결정 실리콘 막일 필요는 없으며 일 실시예에서는 다결정 막이다. 반도체 막(410)은 실리콘 질화물 또는 실리콘 산화물 또는 이들의 조합과 같은 한 쌍의 유전체 측벽 스페이서(420)에 의해서 게이트 전극(324)으로부터 전기적으로 격리된다. 측벽 스페이서(420)는 도 4에 도시된 바와 같이 게이트 전극(324)의 횡적으로 대향하는 측벽(326, 328)을 따라서 연장되어 도 4에 도시된 바와 같이 게이트 전극(324)으로부터 반도체 막(410)을 전기적으로 격리시킨다. 본 발명의 일 실시예에서, 측벽 스페이서(420)는 20 내지 200 Å 두께를 갖는다. 실리콘 또는 반도체 막을 반도체 바디의 소스 영역(330) 및 드레인 영역(332)에 부가하고 증가된 소스 영역 및 드레인 영역을 형성하면, 소스 영역 및 드레인 영역의 두께가 증가하여 트랜지스터(300)에 대한 소스/드레인 접촉 저항을 감소시켜서 전기적 특성 및 성능이 향상된다.
본 발명의 일 실시예에서, 다음으로만 한정되지는 않지만 가령 티타늄 실리사이드, 니겔 실리사이드 및 코발트 실리사이드와 같은 실리사이드 막(430)이 소스 영역(330) 및 드레인 영역(332) 상에 형성된다. 본 발명의 일 실시예에서, 실리사이드 막(430)은 도 4에 도시된 바와 같이 반도체 바디(308)의 실리콘 막(410) 상에 형성된다. 그러나, 실리사이드 막(430)은 실리콘 바디(308)의 상부 표면(316) 상에 바로 형성될 수도 있다. 가령, 실리사이드 막(430)은 실리콘 바디 및 도핑되지 않은 실리콘 막과 같은 실리콘 막을 먼저 형성하고 실리사이드 프로세스 동안 이 실리콘 막을 완전하게 소모시킴으로써 실리콘 바디(308) 상에 형성될 수 있다. 유전체 스페이서(420)로 인해서 실리사이드 막(430)이 자기 정렬 방식으로 실리콘 막(410) 또는 반도체 바디(308) 상에 형성될 수 있다(살리사이드 프로세스: 자기 정렬형 실리사이드 프로세스).
또한, 본 발명의 일 실시예에서, 반도체 또는 실리콘 막(440)이 게이트 전극(324)의 상부 표면 상에 형성되고 이에 대응하게 실리사이드 막(450)이 게이트 전극의 상부 표면(325) 상에 형성될 수 있다. 실리콘 막(440) 및 실리사이드 막(450)은 통상적으로 실리콘 바디(308) 상의 실리콘 막(420) 및 실리사이드 막(430)과 동일한 시간에 형성된다. 게이트 전극 상의 실리사이드 막(450) 상의 실리콘 막(440)의 형성은 게이트 전극에 대한 접촉 저항을 감소시키며 이로써 트랜지스터(300)의 전기적 성능을 개선한다.
본 발명의 실시예들에 따른 3중 게이트 트랜지스터 제조 방법이 이제 도 5a 내지 도 5e를 참조하여 설명된다. 3중 게이트 트랜지스터의 제조는 기판(502)에서 시작된다. 실리콘 또는 반도체 막(508)이 도 5a에 도시된 바와 같이 기판(502) 상에 형성된다. 본 발명의 일 실시예에서, 기판(502)은 도 5a에 도시된 바와 같이 절연 기판이다. 본 발명의 일 실시예에서, 절연 기판(502)은 하부의 단결정 실리콘 기판(504) 및 실리콘 이산화물 막 또는 실리콘 질화물 막과 같은 상부의 절연층(506)을 포함한다. 절연층(506)은 반도체 막(508)을 기판(504)으로부터 전기적으로 격리시키며 일 실시예에서는 두께 200 내지 2000 Å 이다. 절연층(506)은 종종 "매립형 산화물" 층으로 지칭된다. 실리콘 또는 반도체 막(508)이 절연 기판(502) 상에 형성되면, SOI 기판(500)이 생성된다. 본 발명의 다른 실시예에서, 기판(502)은 다음으로 한정되지는 않지만 가령 실리콘 단결정 기판 및 갈륨 아세나이드 기판과 같은 반도체 기판일 수 있다.
반도체 막(508)이 이상적으로는 실리콘 막이지만, 다른 실시예에서는 다음으로만 한정되지는 않지만 25 % 이하의 게르마늄을 포함하는 실리콘 게르마늄 합금 및 갈륨 아세나이드(GaAs), InSb, GaP 및 GsSb와 같은 Ⅲ-Ⅴ족 물질과 같은, 응력을 받았을 때에 캐리어 이동도가 증가되는, 다른 타입의 반도체 막일 수 있다. 본 발명의 일 실시예에서, 반도체 막(508)은 진성(비도핑) 실리콘 막일 수 있다. 다른 실시예에서, 반도체 막(508)은 1×1016 내지 1×1019 원자/cm3의 농도 레벨을 갖는 p 타입 또는 n 타입 도전성 물질로 도핑된다. 반도체 막(508)은 원위치에서 도핑되거나(즉, 증착되면서 도핑되거나) 가령 이온 주입에 의해서 기판(502) 상에 형성된 다음에 도핑될 수 있다. 이렇게 형성한 다음에 도핑하게 되면 PMOS 3중 게이트 트랜지스터 및 NMOS 3중 게이트 트랜지스터 모두가 동일한 절연 기판 상에서 용이하게 제조될 수 있다. 이 시점에서 반도체 바디의 도핑 레벨은 이 트랜지스터의 채널 영역의 도핑 레벨을 결정한다.
반도체 막(508)은 이후에 형성되는 반도체 바디를 위해서 필요한 높이와 대략적으로 동일한 두께로 형성된다. 본 발명의 일 실시예에서, 반도체 막(508)은 30nm 이하, 특히 이상적으로는 20nm 이하의 높이 또는 두께(509)를 갖는다. 본 발명의 일 실시예에서, 반도체 막(508)은 제조된 3중 게이트 트랜지스터에 대해서 필요한 게이트 길이와 대략적으로 동일한 두께로 형성된다. 본 발명의 일 실시예에서, 반도체 막(508)은 디바이스의 원하는 게이트 길이보다 두껍다. 본 발명의 일 실시예에서, 반도체 막(508)은 제조된 3중 게이트 트랜지스터가 원하는 게이트 길이(Lg)에 대해서 완전 공핍 방식으로 동작할 수 있도록 하는 두께로 형성된다.
반도체 막(508)은 임의의 잘 알려진 방식으로 절연 기판(502) 상에 형성된다. SIMOX 기술로 잘 알려진, 절연 기판 상에 실리콘을 형성하는 한 방법에서, 산소 원자는 단결정 기판 내부로 높은 도핑 농도로 해서 주입되고 이어서 어닐링하여서 기판 내부에서 매립형 산화물(506)을 형성한다. 매립형 산화물 상의 단결정 실리콘 기판의 일부는 실리콘 막(508)이 된다. 현재 SOI 기판을 형성하는데 사용되고 있는 다른 기술은 본딩된 SOI로 일반적으로 지칭되는 에피택셜 실리콘 막 전사 기술이다. 이 기술에서 제 1 실리콘 웨이퍼는 그의 표면 상에 성장한 얇은 산화물 층을 가지며 이 산화물 층은 나중에 SOI 구조물에서 매립형 산화물(506) 구실을 한다. 다음에, 높은 농도의 수소 주입이 제 1 실리콘 웨이퍼 내부로 이루어져 제 1 웨이퍼의 실리콘 표면 아래에 고 응력 영역을 형성한다. 이어서, 제 1 웨이퍼가 뒤집어져 제 2 실리콘 웨이퍼의 표면에 본딩된다. 이어서, 제 1 웨이퍼 기판은 수소 주입에 의해서 생성된 고 응력 영역을 따라서 클리브된다(cleaved). 이로써, SOI 구조물은 상부에 실리콘 박층을 가지고 단결정 실리콘 기판의 상부 상의 모든 영역 바로 아래에 매립형 산화물을 갖는다. HC 평탄화 또는 CMP와 같은 잘 알려진 평탄화 기술이 사용되어 반도체 막(508)의 상부 표면을 원하는 두께로 평탄화할 수 있다.
이 시점에, 필요하면, 격리 영역(미도시)이 SOI 기판(502) 내에 형성되어서 그 내부에 형성될 다양한 트랜지스터를 서로 격리시킬 수 있다. 이 격리 영역은 3중 게이트 트랜지스터를 둘러싸는 기판 막(508)의 일부를 가령 잘 알려진 포토리소그래피 및 에칭 기술을 사용하여 에칭하고 이어서 에칭된 영역을 SiO2와 같은 절연막으로 충진함으로써 형성될 수 있다.
다음에, 표준 포토리소그래피 및 에칭 기술이 사용되어 도 5b에 도시된 바와 같이 3중 게이트 트랜지스터의 반도체 막(508) 내에 반도체 바디 또는 핑거(520)를 규정한다. 본 발명의 일 실시예에서, 핑거 또는 바디(520)는 제조된 트랜지스터의 게이트 길이(Lg)의 원하는 폭보다 크거나 같은 폭(518)을 갖도록 패터닝된다. 이러한 방식에서, 트랜지스터를 제조하는데 사용되는 가장 엄격한 포토리소그래피 제약 사항들은 게이트 전극 패터닝과 관련이 있으며 반도체 바디 또는 핑거 규정과는 상관이 없다. 본 발명의 일 실시예에서, 반도체 바디 또는 핑거는 30nm 이하의, 특히 이상적으로는 20nm 이하의 폭(518)을 가질 것이다. 본 발명의 일 실시예에서, 반도체 바디 또는 핑거는 실리콘 바디 높이(509)와 대략 동일한 폭(518)을 가질 것이다. 본 발명의 일 실시예에서, 핑거 또는 바디(520)는 반도체 바디 높이(509)에 대해서 0.5 배 내지 2 배 정도인 폭(518)을 가질 것이다.
또한, 도 5b에 도시된 바와 같이, 포토리소그래피 및 에칭 단계가 사용되어 반도체 막으로부터 소스 랜딩 패드(522) 및 드레인 랜딩 패드(524)를 형성한다. 이 랜딩 패드들은 다양한 소스 영역을 함께 접속시키고 다양한 드레인 영역들을 함께 접속시킨다.
이어서, 반도체 막(508)이 본 기술 분야에서 잘 알려진 블랭킷 증착된 포토레지스트 막을 마스킹하고 노광하고 현상함으로써 포토레지스트 마스크를 형성하는 단계 및 이어서 포토레지스트 마스크와 정렬시켜서 반도체 막을 에칭하는 단계를 포함하는 잘 알려진 포토리소그래피 및 에칭 기술을 사용하여 핑거 및 랜딩 패드로 패터닝되어서 하나 이상의 실리콘 바디 또는 핑거(520)를 형성하고 소스 랜딩 패드(522) 및 드레인 랜딩 패드(524)를 각기 형성한다. 반도체 막(508)은 그 하부에 존재하는 매립된 산화물 층(506)이 노출될 때까지 에칭된다. 이방성 플라즈마 에칭 또는 반응성 이온 에칭과 같은 잘 알려진 반도체 에칭 기술이 사용되어 포토레지스트 마스크와 정렬하여서 반도체 막(508)을 에칭한다. 하나 이상의 실리콘 바디 또는 핑거(520)를 형성하고 소스 랜딩 패드(522) 및 드레인 랜딩 패드(524)를 각기 형성한 후에, 포토레지스트 마스크는 화화적 제거 방식 및 산소 분위기 에싱(ashing) 방식에 의해서 제거되어 도 5b에 도시된 바와 같은 기판이 생성된다.
다음으로, 게이트 유전체 층(526)이 각 반도체 바디(520) 상 및 주위에 형성된다. 즉, 게이트 유전체 층(526)은 각 반도체 바디(520)의 상부 표면(527) 상에 형성될 뿐만 아니라 각 반도체 바디(520)의 횡적으로 대향하는 측벽(528, 529) 상에도 형성된다. 게이트 유전체 층은 증착된 유전체 또는 성장된 유전체이다. 본 발명의 일 실시예에서, 게이트 유전체(526)는 습식/건식 산화 프로세스에 의해서 성장한 실리콘 이산화물 유전체 막이다. 본 발명의 일 실시예에서, 실리콘 산화물 막은 5 내지 15 Å 두께를 갖도록 성장한다. 본 발명의 일 실시예에서, 게이트 유전체 막(526)은 다음으로만 한정되는 것은 아니지만 가령 Ta2O5, TiO2, HfO2, HfSiOxNY, ZrO2 및 LaO2 와 같은 금속 산화물 유전체와 같은 높은 K 값을 갖는 게이트 유전체 층이다. 게이트 유전체 막(526)은 다음으로만 한정되지는 않지만 가령 PZT 및 BST와 같은 높은 K 값을 갖는 다른 타입의 게이트 유전체일 수 있다. 이러한 고 유전 상수를 갖는 유전체 막은 CVD와 같은 임의의 잘 알려진 기술에 의해서 형성될 수 있다.
다음으로, 도 5c에 도시된 바와 같이, 게이트 전극(530)이 형성된다. 도 5c에 도시된 바와 같이, 게이트 전극(530)은 각 반도체 바디(520)의 상부 표면(527) 상에 형성된 게이트 유전체 층(526) 상에 형성될 뿐만 아니라 각 반도체 바디(520)의 횡적으로 대향하는 각 측벽(528, 529) 상 또는 옆에 형성된 게이트 유전체 층(526) 상 또는 옆에 형성된다. 게이트 전극(530)은 절연 기판(502) 상에 형성된 바닥 표면에 대향하는 상부 표면(532)을 가지며 한 쌍의 횡적으로 대향하는 측벽(534, 536)을 갖는다. 서로 대향하는 측벽(534, 536) 간의 거리는 3중 게이트 트랜지스터의 게이트 길이(Lg)(538)를 결정한다. 게이트 전극(530)은 기판 상에 적합한 게이트 전극 물질을 블랭킷 증착하고 이어서 이 물질을 전극(530)으로 패터닝함으로써 형성된다. 게이트 전극은 200 내지 3000 Å 의 두께(533)를 갖는다. 일 실시예에서, 게이트 전극은 반도체 바디(520)의 높이(509)의 적어도 3 배 정도의 높이 또는 두께(533)를 갖는다. 이어서, 게이트 전극 물질이 잘 알려진 포토리소그래피 및 에칭 기술에 의해서 패터닝되어서 게이트 전극 물질로부터 게이트 전극(530)을 형성한다. 본 발명의 일 실시예에서, 게이트 전극 물질은 다결정 실리콘을 포함한다. 본 발명의 다른 실시예에서, 게이트 전극 물질은 다결정 실리콘 게르마늄 합금을 포함한다. 본 발명의 또 다른 실시예에서, 게이트 전극 물질은 텅스텐, 탄탈륨 및 이들의 질화물과 같은 금속 막을 포함한다. 게이트 전극(530)은 도 5b의 기판 상에 게이트 전극 물질을 블랭킷 증착하고 잘 알려진 포토리소그래피 및 에칭 기술을 사용하여 게이트 전극 물질을 패터닝하여서 형성된다. 본 발명의 일 실시예에서, 게이트 전극(530)을 규정하는데 사용되는 포토리소그래피 프로세스는 3중 게이트 트랜지스터를 제조하는데 사용되는 최소 크기 포토리소그래피 프로세스를 사용한다(즉, 본 발명의 일 실시예에서, 게이트 전극(530)의 게이트 길이(Lg)(538)는 포토리소그래피에 의해 규정된 트랜지스터의 최소 피처 크기를 갖는다). 본 발명의 일 실시예에서, 게이트 길이(538)는 30nm 이하인, 특히 이상적으로는 20nm 이하인 길이를 갖는다.
다음으로, 트랜지스터의 소스 영역과 드레인 영역이 게이트 전극(530)의 대향하는 측면 상에서 반도체 바디(520) 내부에 형성된다. 본 발명의 일 실시예에서, 소스 영역과 드레인 영역은 팁 또는 소스/드레인 연장 영역을 포함한다. 소스 및 드레인 연장 영역(540, 542)은 게이트 전극(530)의 양측(532, 534) 상의 반도체 바디(520) 내부로 도펀트(544)를 주입하여 도 5d에 도시된 바와 같이 팁 영역(540, 542)을 형성함으로써 이루어진다. PMOS 3중 게이트 트랜지스터의 경우에, 반도체 바디 또는 핑거(520)는 1×1020 내지 1×1021 원자/cm3의 도핑 농도의 p 타입 도전성 물질로 도핑된다. NMOS 3중 게이트 트랜지스터의 경우에, 반도체 바디 또는 핑거(520)는 1×1020 내지 1×1021 원자/cm3의 도핑 농도의 n 타입 도전성 물질로 도핑된다. 본 발명의 일 실시예에서, 이온 주입은 수직 방향(즉, 기판(502)에 수직인 방향)으로 일어난다. 게이트 전극(530)이 폴리실리콘 게이트 전극이면, 이는 이온 주입 동안 도핑될 수 있다. 게이트 전극(530)은 이온 주입 단계가 3중 게이트 트랜지스터의 채널 영역을 도핑하는 것을 막는 마스크 역할을 한다. 채널 영역(548)은 게이트 전극(530)에 의해 둘러싸인 또는 아래에 위치한 실리콘 바디(520)의 부분이다. 게이트 전극(530)이 금속 전극이면, 유전체 하드 마스크가 사용되어서 이온 주입 동안 도핑을 차단한다. 다른 실시예에서, 고체 소스 확산과 같은 다른 방법이 사용되어 반도체 바디를 도핑하여 소스 및 드레인 연장 영역을 형성한다.
본 발명의 실시예에서, "헤일로" 영역이 소스 및 드레인 영역을 형성하기 이전에 또는 소스 및 드레인 연장 영역을 형성하기 이전에 실리콘 바디 내부에 형성될 수 있다. 헤일로 영역은 트랜지스터의 채널 영역 내에 형성된 도핑 영역이며 트랜지스터의 채널 영역의 도핑 농도보다 근소하게 높은 농도를 갖는 동일한 도전성 타입을 갖는 영역이다. 헤일로 영역은 큰 경사의 이온 주입 기술을 사용하여서 게이트 전극 아래에 도펀트를 이온 주입하여서 형성될 수 있다.
다음으로, 필요하면, 도 5c에 도시된 기판이 추가 처리되어 소스 영역 및 드레인 영역뿐만 아니라 게이트 전극에도 실리콘을 증착하여 증가된 소스 및 드레인 영역을 형성하고, 강하게 도핑된 소스/드레인 접촉 영역을 형성하며, 소스 및 드레인 접촉 영역 및 게이트 전극 상에 실리사이드를 형성하는 등과 같은 추가적인 피처(features)가 형성된다.
다음으로, 도 5d에 도시된 바와 같이, 반도체 핑거 또는 바디 아래 및 옆에 위치한 매립형 산화물 층(506)이 제거되어 매립형 산화물 층 내에 공기 갭(560)이 생성된다. 이어서, 매립형 산화물 층이 반도체 바디를 실질적으로 에칭하지 않고서 매립형 절연막을 선택적으로 에칭하는 선택적 에칭을 사용하여 제거될 수 있다. 반도체 바디는 실리콘이고 매립형 절연층(506)은 실리콘 산화물일 때에, 매립형 산화물 층은 버퍼링된 HF 에천트로 선택적으로 에칭된다. 반도체 바디를 에칭하지 않고서 매립형 절연층을 선택적으로 에칭하는 임의의 적합한 습식 또는 건식 에칭 기술이 사용되어 공기 갭(560)을 형성할 수 있다. 10 이상의 선택도를 갖는 에천트가 바람직하다.
매립형 절연체 에칭은 디바이스의 레이아웃에 따라서 층을 패터닝하거나 하지 않고 웨이퍼 상에서 수행될 수 있다. 통상적으로, 패터닝된 포토레지스트 마스크가 사용되어 후속 응력 막을 수용할 트랜지스터를 노출시키고 응력 막을 포함하지 않는 트랜지스터를 피복한다.
본 발명의 일 실시예에서, 반도체 핑거 또는 바디 아래로부터 매립형 절연막을 제거한 후에, 짧은 산화 또는 패시베이션 단계가 수행되어 기생 누설 효과를 감소시키기 위해서 노출된 핑거의 바닥을 패시베이션한다. 임의의 적합한 산화 또는 패시베이션 프로세스가 사용되어 패시베이팅 유전체를 형성할 수 있다. 본 발명의 일 실시예에서, 핑거의 바닥은 SiO2에 의해서 패시베이션되어 약 1nm 이상의 두께를 갖는 패시베이션 산화 막을 형성한다.
하부의 절연막(506)이 제거되고 패시베이션 또는 산화가 완료되면, 응력 포함 막(560) 충진 단계가 시작된다. 이 응력 포함 막(560)은 소스에서 드레인으로의 단락을 방지하기 위해서 절연막이어야 한다. 이 응력 포함 막의 목적은 디바이스의 채널 영역에 응력을 제공하는 것이다. 이 응력 포함 막 내의 응력의 타입은 제조된 디바이스의 타입에 따른다. 캐리어가 주로 전자인 경우인 NMOS 디바이스의 경우에, 채널 영역은 인장 응력을 받아서 전자의 이동도를 높일 필요가 있다. 채널 영역이 인장 응력을 받도록 하기 위해서, 응력 포함 막(560)은 압축 응력 막일 필요가 있다. 도한, 이 응력 포함 막(560)을 형성하는데 사용되는 프로세스는 수평 표면과 수직 표면 상에 동일하게 막을 블랭킷 증착할 수 있는 기상 증착과 같은 부합적 프로세스이어야 하며 반도체 바디 아래 부분을 충진할 수 있어야 한다. 응력 포함 막은 바람직하게는 디바이스의 반도체 바디 또는 핑거 아래 부분을 완벽하게 충진할 수 있어야 한다. 이는 핑거를 좁게 하거나 하부에 존재하는 절연막 층(506)을 보다 두껍게 하여서 채널 영역 아래의 충진 부분의 종횡비를 개선시킴으로써 용이하게 될 수 있다. 본 발명의 일 실시예에서, 응력 포함 막은 압축 응력을 갖는 실리콘 질화물 막이다. 본 발명의 일 실시예에서, NMOS 디바이스는 DCS(디클로로 실란) 및 암모니아를 포함하는 에천트 가스 혼합물(NH3)을 사용하는 CVD에 의해서 형성된 압축 응력을 갖는 실리콘 질화물 막으로 제조될 수 있다. BTBAS가 DCS 대신에 사용될 수 있다. 이러한 프로세스는 수평 표면과 수직 표면을 동일하게 증착시키면서 기판 상에 실리콘 질화물 막을 블랭킷 증착할 수 있으며 실리콘 바디 아래의 공기 갭 부분을 충진할 수 있게 한다.
캐리어가 주로 정공인 PMOS 디바이스의 경우에, 채널 영역은 정공의 이동도를 높이기 위해서 압축 응력을 받아야 한다. 채널이 압축 응력을 받도록 하기 위해서, 응력 포함 막은 인장 응력을 갖는 막이어야 한다. 본 발명의 일 실시예에서, 이 응력 포함 막은 인장 응력을 갖는 실리콘 질화물 막이다.
본 발명의 일 실시예에서, 도 5e에 도시된 바와 같이 응력 포함 막은 반도체 바디 및 채널 영역 아래의 공기 갭 영역을 완벽하게 충진하고 게이트 전극 및 반도체 바디를 완벽하게 둘러싸도록 충분한 두께를 가져야 한다. 이 응력 포함 막은 이 디바이스를 완벽하게 둘러싸며 응력을 보다 넓은 구역에 제공하며 이로써 채널 영역에 원하는 응력을 제공하여 캐리어 이동도를 높인다. 또한, 본 발명의 실시예들에서, 응력 포함 막의 물성은 디바이스의 성능의 측면에서 막을 최적화하기 위해서 증착 동안 변화될 수 있다.
증착이 완료되면, 마스킹 및 에칭 단계가 사용되어 필요없는 부분에서 이 응력 포함 막을 제거하고 개별 트랜지스터를 기능 회로로 함께 전기적으로 접속하는 금속 상호 배선부 및 층간 유전체와 같은 후공정 피처들을 형성하기 위해서 통상적인 방식으로 공정이 계속될 것이다.
이로써, 응력 포함 막을 갖는 새로운 비평면 디바이스 및 이의 제조 방법이 기술되었다.

Claims (29)

  1. 반도체 디바이스에 있어서,
    기판 상에 형성되며 상부 표면 및 횡적으로 대향하는 측벽을 갖는 반도체 바디와,
    상기 반도체 바디의 상기 상부 표면 및 상기 반도체 바디의 상기 횡적으로 대향하는 측벽 상에 형성된 게이트 유전체와,
    상기 반도체 바디의 상기 상부 표면 상의 상기 게이트 유전체 상에 및 상기 게이트 유전체에 인접하게 상기 반도체 바디의 상기 횡적으로 대향하는 측벽 상에 형성된 게이트 전극과,
    상기 반도체 바디에 인접하여 형성되어 상기 반도체 바디에 응력을 제공하는 막을 포함하는
    반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 막은 상기 반도체 바디에 압축 응력을 제공하는 반도체 디바이스.
  3. 제 1 항에 있어서,
    상기 막은 상기 반도체 바디에 인장 응력을 제공하는 반도체 디바이스.
  4. 제 1 항에 있어서,
    상기 막은 인장 응력을 갖는 반도체 디바이스.
  5. 제 1 항에 있어서,
    상기 막은 압축 응력을 갖는 반도체 디바이스.
  6. 제 5 항에 있어서,
    상기 압축 응력을 갖는 막은 실리콘 질화물을 포함하는 반도체 디바이스.
  7. 제 1 항에 있어서,
    상기 반도체 바디는 단결정 실리콘 막인 반도체 디바이스.
  8. 제 1 항에 있어서,
    상기 반도체 바디는 실리콘, 게르마늄, 실리콘 게르마늄, 갈륨 아세나이드, InSb, GaP, GaSb 및 탄소 나노튜브로 구성된 그룹으로부터 선택되는 반도체 디바이스.
  9. 반도체 디바이스에 있어서,
    절연 기판 상에 형성되며 바닥 표면에 대향하는 상부 표면 및 서로 횡적으로 대향하는 제 1 및 제 2 측벽을 갖는 단결정 실리콘 바디와,
    상기 단결정 실리콘 바디의 상기 상부 표면 및 상기 단결정 실리콘 바디의 상기 횡적으로 대향하는 제 1 및 제 2 측벽 상에 형성된 게이트 유전체와,
    상기 게이트 유전체 상에 및 상기 단결정 실리콘 바디의 상기 상부 표면 상에, 및 상기 게이트 유전체에 인접하게 상기 단결정 실리콘 바디의 상기 횡적으로 대향하는 제 1 및 제 2 측벽 상에 형성된 게이트 전극과,
    상기 게이트 전극의 대향하는 측면 상에서 상기 단결정 실리콘 바디 내부에 형성된 한 쌍의 소스/드레인 영역과,
    상기 단결정 실리콘 바디 및 상기 게이트 전극 주위에 형성되어 상기 반도체 디바이스의 채널 영역에 응력을 제공하는 응력 유도 막
    을 포함하는 반도체 디바이스.
  10. 제 9 항에 있어서,
    상기 응력 유도 막은 압축 응력을 가지며 상기 채널 영역에 인장 응력을 인가하는 반도체 디바이스.
  11. 제 10 항에 있어서,
    상기 응력 유도 막은 실리콘 질화물 막을 포함하는 반도체 디바이스.
  12. 제 9 항에 있어서,
    상기 응력 유도 막은 인장 응력을 가지며 상기 채널 영역에 압축 응력을 인가하는 반도체 디바이스.
  13. 제 10 항에 있어서,
    상기 단결정 실리콘 바디의 채널 영역은 1×1016 내지 1×1019 원자/cm3 의 농도 레벨을 갖는 p 타입 전도도로 도핑되는 반도체 디바이스.
  14. 제 12 항에 있어서,
    상기 단결정 실리콘 바디의 채널 영역은 1×1016 내지 1×1019 원자/cm3 의 농도 레벨을 갖는 n 타입 전도도로 도핑되는 반도체 디바이스.
  15. 제 9 항에 있어서,
    상기 응력 유도 막은 상기 단결정 실리콘 바디 및 상기 게이트 전극을 완전하게 둘러싸는 반도체 디바이스.
  16. 제 9 항에 있어서,
    성장된 산화물 박층이 상기 단결정 실리콘 바디의 바닥과 상기 응력 유도 막 사이에 형성된 반도체 디바이스.
  17. 반도체 디바이스 제조 방법에 있어서,
    절연 기판 상에 상부 표면 및 횡적으로 대향하는 측벽을 갖는 반도체 바디를 형성하는 단계와,
    상기 반도체 바디의 상기 상부 표면 및 상기 반도체 바디의 상기 횡적으로 대향하는 측벽 상에 게이트 유전체를 형성하는 단계와,
    상기 반도체 바디의 상기 상부 표면 상에 및 상기 게이트 유전체에 인접하게 상기 반도체 바디의 상기 횡적으로 대향하는 측벽 상에 게이트 전극을 형성하는 단계와,
    상기 반도체 바디에 응력을 제공하는 박막을 상기 반도체 바디에 인접하게 형성하는 단계
    를 포함하는 반도체 디바이스 제조 방법.
  18. 제 17 항에 있어서,
    상기 박막은 상기 반도체 바디에 압축 응력을 제공하는 반도체 디바이스 제조 방법.
  19. 제 17 항에 있어서,
    상기 박막은 상기 반도체 바디에 인장 응력을 제공하는 반도체 디바이스 제조 방법.
  20. 제 17 항에 있어서,
    상기 박막은 인장 응력을 갖는 반도체 디바이스 제조 방법.
  21. 제 17 항에 있어서,
    상기 박막은 압축 응력을 갖는 반도체 디바이스 제조 방법.
  22. 제 17 항에 있어서,
    상기 반도체 바디는 단결정 실리콘 막을 포함하는 반도체 디바이스 제조 방법.
  23. 제 17 항에 있어서,
    상기 반도체 바디는 실리콘, 게르마늄, 실리콘 게르마늄, 갈륨 아세나이드, InSb, GaP, GaSb 및 탄소 나노튜브로 구성된 그룹으로부터 선택되는 반도체 디바이스 제조 방법.
  24. 비평면 트랜지스터를 제조하는 방법에 있어서,
    절연 기판 상에 형성된 단결정 실리콘 막을 상기 절연 기판 상에 형성된 바디 표면에 대향하는 상부 표면 및 서로 횡적으로 대향하는 제 1 및 제 2 측벽을 갖는 실리콘 바디로 패터닝하는 단계와,
    상기 실리콘 바디의 상기 상부 표면 및 상기 실리콘 바디의 상기 제 1 및 제 2 측벽 상에 게이트 유전체 층을 형성하는 단계와,
    상기 실리콘 바디 및 상기 절연 기판 상에 게이트 물질을 증착하는 단계와,
    상기 게이트 물질을 패터닝하여 상기 실리콘 바디의 상기 상부 표면 상의 상기 게이트 유전체 층 상에 및 상기 게이트 유전체 층에 인접하게 상기 실리콘 바디의 상기 제 1 및 제 2 측벽 상에 게이트 전극을 형성하되, 상기 실리콘 바디의 상기 횡적으로 대향하는 측벽에 수직으로 연장된 횡적으로 대향하는 측벽을 갖는 게이트 전극을 형성하는 단계와,
    상기 게이트 전극의 상기 횡적으로 대향하는 측벽의 대향하는 측면 상에서 상기 실리콘 바디 내부에 소스 영역 및 드레인 영역 쌍을 형성하는 단계로서, 상기 실리콘 바디 내부의 상기 소스 영역과 드레인 영역 간의 영역은 채널 영역을 형성하는 단계와,
    상기 실리콘 바디의 상기 채널 영역의 부분의 아래로부터 및 상기 실리콘 바디의 상기 소스 영역과 드레인 영역의 부분 아래로부터 상기 절연 기판의 일부분을 제거하는 단계와,
    상기 게이트 전극 아래의 상기 실리콘 바디의 노출된 부분 아래에 및 상기 게이트 전극 아래의 상기 소스 영역과 드레인 영역의 노출된 부분 아래에 응력을 갖는 박막을 형성하는 단계
    를 포함하는 비평면 트랜지스터 제조 방법.
  25. 제 24 항에 있어서,
    상기 박막은 상기 채널 영역에 인장 응력을 제공하는 압축 응력을 갖는 비평면 트랜지스터 제조 방법.
  26. 제 24 항에 있어서,
    상기 박막은 상기 채널 영역에 압축 응력을 제공하는 인장 응력을 갖는 비평면 트랜지스터 제조 방법.
  27. 제 24 항에 있어서,
    상기 실리콘 바디의 상기 횡적으로 대향하는 측벽 및 상기 게이트 전극의 상기 횡적으로 대향하는 측벽에 인접하게 상기 박막을 형성하는 단계를 더 포함하는 비평면 트랜지스터 제조 방법.
  28. 제 24 항에 있어서,
    상기 박막의 형성 단계는 상기 실리콘 바디 및 상기 게이트 전극이 상기 박막에 의해서 완벽하게 둘러싸일 때까지 계속되는 비평면 트랜지스터 제조 방법.
  29. 제 24 항에 있어서,
    상기 실리콘 바디를 노출시킨 이후 및 상기 박막을 형성하기 이전에 상기 실리콘 바디의 상기 바닥 부분을 산화시키는 단계를 더 포함하는 비평면 트랜지스터 제조 방법.
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