KR100442089B1 - 노치된 게이트 전극을 갖는 모스 트랜지스터의 제조방법 - Google Patents

노치된 게이트 전극을 갖는 모스 트랜지스터의 제조방법 Download PDF

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Abstract

노치된 게이트 전극을 갖는 모스 트랜지스터의 제조방법이 개시된다. 사진식각공정에 의하여 노치영역을 형성하는 종래의 노치된 게이트 전극 제조방법과는 달리 다층의 절연막에 형성된 계단형 개구부를 채우는 다마신 공정을 이용하여 쉽게 노치된 게이트 전극을 형성할 수 있을 뿐만 아니라 노치영역의 폭와 높이를 쉽게 조절할 수 있다.

Description

노치된 게이트 전극을 갖는 모스 트랜지스터의 제조방법{METHOD OF FORMING MOS TRANSISTOR HAVING NOTCHED GATE}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 노치된 게이트 전극을 갖는 모스 트랜지스터의 제조방법에 관한 것이다.
반도체의 고집적화가 진행됨에 따라 집적회로를 구성하는 모스 트랜지스터의 크기도 줄어들고 있다. 그런데, 모스 트랜지스터의 채널 길이가 감소함에 따라 트랜지스터의 특성을 심각하게 열화시키는 단채널 효과(Short Channel Effect, SCE)가 발생한다. 단채널 효과는 드레인 유기장벽 감소(Drain Induced Barrier Lowering, DIBL), 펀치쓰루(punch through), 핫 캐리어(hot carrier) 효과 등에 기인하여 발생한다.
핫 캐리어 효과는 소오스 및 드레인 사이의 간격이 줄어듬에 따라 소오스로부터 방출된 전자가 드레인 접합의 가장자리 근처의 높은 전기장에 의해 급격하게 가속되어 발생되는 핫 캐리어(hot carrier)에 의해 디바이스 특성이 열화되는 현상이다. 따라서 핫 캐리어에 의한 모스 트랜지스터의 열화를 개선하기 위하여 저도핑 드레인(Lightly Doped Drain; 이하 LDD라 함) 구조가 널리 사용되고 있다.
도 1은 종래의 LDD 구조를 갖는 모스 트랜지스터를 나타내는 단면도이다.
도 1을 참조하면, 반도체기판(100) 상에 활성영역을 정의하는 소자 격리영역(105)이 형성되어 있다. 상기 활성영역 상에 게이트 절연막(110), 게이트 전극(115) 및 게이트 스페이서(125)로 이루어진 게이트 스택이 형성되어 있다. 상기 게이트 절연막(110)의 양쪽 가장자리의 반도체기판에는 저농도 불순물영역(120) 및 고농도 불순물 영역(130)으로 이루어진 소오스 및 드레인 영역이 형성되어 있다.
LDD 구조의 특징은 게이트 전극(115)에 자기정렬된 저농도 불순물 영역(120)이 채널 영역과 고농도 불순물 영역(130) 사이에 위치한 구조이다. 이러한 저농도 불순물 영역은 드레인과 채널영역 사이의 전계를 감소시켜 높은 인가전압에서도 소오스로부터 방출된 캐리어가 급속히 가속되지 않게 하여 핫 캐리어에 의한 소자의 열화를 해결할 수 있다.
그러나, LDD 구조는 게이트 전극과 LDD 영역간의 오버랩(overlap)으로 인한 기생 캐패시턴스로 인해 소자의 스피드를 저하시켜 고속 동작을 요구하는 모스 트랜지스터의 구현을 어렵게 한다. 이러한 LDD 구조로 인한 디바이스의 성능 저하를 해결하기 위하여 노치된 게이트(notched gate) 전극을 갖는 모스 트랜지스터가 제안되고 있다.
도 2 는 노치된 게이트 전극을 갖는 모스 트랜지스터를 나타내는 단면도이다.
도 2를 참조하면, 반도체기판(200) 상에 활성영역을 정의하는 소자 격리영역(205)이 형성되어 있다. 상기 활성영역 상에 게이트 절연막(210), 노치된 게이트 전극(215) 및 게이트 스페이서(225)로 이루어진 게이트 스택이 형성되어 있다. 상기 게이트 절연막(210)의 양쪽 가장자리의 반도체기판에는 저농도 불순물 영역(220) 및 고농도 불순물 영역(230)으로 이루어진 소오스 및 드레인 영역이 형성되어 있다.
노치된 게이트(notched gate) 전극의 장점은 첫째, 게이트 전극 하부에 형성된 노치영역(235)에 의하여 실질적으로 구동하는 채널 길이(channel length)가 감소한다. 이는 게이트 캐패시턴스(gate capacitance)의 감소 및 게이트와 소오스 및 드레인 사이의 오버랩 캐패시턴스(overlap capacitance)의 감소 효과를 가져오기 때문에 트랜지스터의 성능과 속도를 향상시킬 수 있다.
둘째, 노치된 게이트 전극에서 실시하는 할로 이온주입(halo implantation)은 통상의 게이트 전극보다 이온주입을 깊게 형성시킬 수 있어 펀치쓰루 방지(punch through stopping)에 더 효과적이다. 이는 게이트 전극의 가장자리 하부의 노치(notch) 영역이 이온주입을 방해하지 않기 때문이다.
세째, 노치된 게이트 전극은 게이트 전극 아래 쪽의 길이는 작게 하면서도 게이트 전극 윗부분의 길이는 크게 할 수 있는 T 형태의 게이트이기 때문에 게이트 전극 위의 실리사이드 형성을 넓게 하여 저항을 낮출 수 있게 된다.
노치된 게이트 전극의 종래의 형성방법으로는 게이트 전극을 사진식각공정으로 패터닝 하면서 게이트 전극의 가장자리 하부에 노치영역을 형성하기 위하여 특별한 식각방법을 사용한다. 예컨대, 실리콘게르마늄(SiGe)과 폴리실리콘의 적층 구조의 게이트 도전층을 형성하고, 게이트 전극을 형성하기 위한 식각공정에서 식각률의 차이를 이용하여 노치된 게이트 전극을 형성한다. 즉, 실리콘게르마늄(SiGe)의 식각률이 폴리실리콘의 식각률보다 큰 것을 이용하여 노치된 게이트 전극을 형성한다.
이와 같은 종래의 노치된 게이트 형성방법의 단점은 원하는 노치영역의 크기를 구현하기가 어렵다는 것이다. 즉, 게이트 길이(gate length)를 원하는 크기로 형성시킬 수 없다. 또한, 게이트 전극을 형성하는 건식식각 공정에서 플라즈마 가스가 게이트 전극의 형상의 변형이나 전기적인 챠징 등의 손상을 입힌다. 이는 국부적인 전기장의 집중이나 트랩 차지(trap charge)를 유발하여 게이트 절연막의 신뢰성을 떨어뜨린다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 게이트 도전막을 건식식각 공정에 의하지 않으면서 쉽게 게이트 패턴을 형성할 수 있으며, 노치영역의 폭 및 높이를 조절할 수 있는 노치된 게이트 전극을 갖는 모스 트랜지스터 제조방법을 제공하는데 목적이 있다.
도 1은 종래의 LDD 구조를 갖는 모스 트랜지스터를 나타내는 단면도
도 2는 종래의 노치된 게이트 전극을 갖는 모스 트랜지스터를 나타내는 단면도,
도 3a 내지 도 3l는 본 발명의 제1 실시예에 의한 모스 트랜지스터의 제조방법을 설명하기 위한 단면도들,
도 4a 및 도 4b는 본 발명의 제2 실시예에 의한 모스 트랜지스터 제조방법을 설명하기 위한 단면도들이다.
*도면의 주요 부분에 대한 부호의 설명
300 : 반도체기판 315 : 하부 절연막
325 : 상부 절연막 339 : 제1 마스크 패턴
340 : 상부 개구부 349 : 제2 마스크 패턴
345 : 자기정렬 스페이서 350 : 하부 개구부
355 : 계단형 개구부 365 : 게이트 절연막
370 : 게이트 전극 375 : 노치 영역
상기 목적을 달성하기 위한 본 발명의 노치된 게이트 전극을 갖는 모스 트랜지스터 제조방법은 기판 상에 적어도 두 층의 절연막들로 구성된 다층 절연막(multi-layered insulating layer)를 형성한다. 상기 다층 절연막을 패터닝하여 상기 기판의 소정 영역을 노출시키는 개구부를 형성하되, 상기 개구부의 상부 폭이 상기 개구부의 하부 폭보다 넓은 계단형 측벽을 갖는 개구부를 형성한다. 이어서, 상기 노출된 기판 상에 게이트 절연막을 형성하고, 상기 절연막 상에 상기 계단형 개구부를 채우는 게이트 전극을 형성한다. 이어서, 상기 다층 절연막을 제거하면 상기 게이트 전극의 가장자리 하부에 노치영역이 형성된 노치된 게이트 전극을 형성한다.
상기 계단형 측벽을 갖는 개구부를 형성하는 방법은 하부 몰딩막 및 상부 몰딩막을 포함하는 다층의 절연막을 형성하고, 상기 상부 몰딩막을 마스크 패턴을 이용하여 식각하여 상부 개구부를 형성한다. 이어서, 상기 상부 개구부의 측면에 자기정렬된 스페이서를 형성한 후 상기 자기정렬 스페이서를 식각마스크로 하여 상기 하부 몰딩막을 식각하여 하부 개구부를 형성함으로써 전체적으로 상부가 하부보다 넓은 계단형 측벽을 갖는 개구부를 형성할 수 있다.
또 다른 상기 계단형 측벽을 갖는 개구부를 형성하는 방법은 사진식각 공정을 두 번 사용하는 방법이다. 즉, 하부 몰딩막 및 상부 몰딩막을 포함하는 다층의 절연막을 형성하고, 상기 상부 몰딩막을 제1 마스크 패턴을 이용하여 사진식각하여 상부 개구부를 형성한다. 이어서, 하부 몰딩막을 제2 마스크 패턴을 이용하여 식각하여 상부 개구부보다 좁은 하부 개구부를 형성하여 전체적으로 상부가 하부보다 넓은 계단형 측벽을 갖는 개구부를 형성할 수 있다.
상술한 목적, 특징들 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명한다.
(실시예1)
도 3a 내지 도 3l는 본 발명의 제1 실시예에 의한 노치된 게이트전극을 갖는 모스 트랜지스터 제조방법이다.
도 3a를 참조하면, 기판(300)에 활성영역을 정의하는 소자분리막(305)을 형성한다. 이어서 상기 기판(300) 상에 하부 몰딩막(317) 및 상부 몰딩막(337)을 형성한다. 상기 하부 몰딩막(317)은 희생 절연막(310) 및 하부 절연막(315)으로 구성될 수 있다. 상기 상부 몰딩막(337)은 식각저지막(320), 상부 절연막(325), 연마저지막(330) 및 캐핑 절연막(335)으로 구성될 수 있다.
상기 희생절연막(310)은 실리콘 기판을 열산화(thermal oxidation) 시키거나 또는 화학기상증착법(Chemical Vapor Deposition; 이하 CVD법이라 함)을 사용하여 실리콘 산화막(SiO2)으로 기판에 얇게 형성한다.
상기 하부 절연막(315)은 실리콘 산화막(SiO2)으로 50Å 내지 1000Å의 범위로 형성할 수 있으며, 상기 상부 절연막(325)은 실리콘 산화막(SiO2)으로 500Å 내지 3000Å의 범위로 형성할 수 있다. 형성방법은 PECVD(Plasma Enhanced CVD), HDP-CVD(High Density Plasma CVD), APCVD(Atmospheric Pressure CVD), 스핀코팅(spin coating) 방식 등을 사용할 수 있다.
상기 식각 저지막(320)은 실리콘 질화막(SiN)으로 형성할 수 있다.
상기 연마 저지막(330)은 이후 공정에서 실시될 화학기계적 연마(Chemical Mechanical Polishing, 이하 CMP라 함) 공정에서 연마저지를 위한 막질로서, 실리콘 질화막(SiN)으로 형성할 수 있다.
상기 캐핑 절연막(335)은 이후에 진행될 에치백(etch-back) 공정에서 상기 연마저지막(330)을 보호하는 완충역할을 하는 막질로서 상기 연마 저지막(330)과 식각선택비가 우수한 물질을 사용한다. 예컨대, 실리콘 산화막(SiO2)을 사용할 수 있다.
도 3b를 참조하면, 상기 캐핑 절연막(335), 연마 저지막(330) 및 상부 절연막(325)을 마스크 패턴을 이용하여 상기 식각 저지막(320)이 노출될 때까지 선택적으로 식각하여 상부 개구부(340)를 형성한다.
도 3c를 참조하면, 상기 상부 개구부(340)를 포함하는 기판 전면에 스페이서 절연막을 형성하고, 전면적으로 에치백(etch-back)하여 상기 상부 개구부(340)의 측면에 자기정렬된 스페이서(345)을 형성한다. 상기 스페이서 절연막은 실리콘 질화막(Si3N4)으로 형성할 수 있으며, 두께는 5Å 내지 500Å의 범위로 형성할 수 있다. 상기 스페이서 절연막과 식각 저지막(320)은 실리콘 질화막이므로 자기정렬 스페이서(345) 형성시에 상기 식각 저지막(320)은 함께 식각되어 상기 하부 절연막(315)이 노출된다. 만약에 상기 캐핑 절연막(335)이 존재하지 않는다면 상기 스페이서 절연막과 식각선택비가 없는 상기 연마 저지막(330)은 에치백 공정에서 식각되어 제거될 수가 있다. 즉, 상기 캐핑절연막(335)은 상기 연마 저지막(330)을 보호하는 역할을 한다.
도 3d를 참조하면, 상기 자기정렬 스페이서(345)를 식각마스크로 하여 상기 하부 절연막(315)을 플라즈마를 이용하여 건식식각하여 상기 희생 절연막(310)을 노출시키는 하부 개구부(350)를 형성한다. 상기 하부 절연막(315)이 식각될 때에 상기 캐핑절연막(335)도 일부 제거된다. 상기 하부 개구부(350)의 폭은 상기 자기정렬 스페이서(345)의 폭에 의하여 조절 가능하다. 건식식각은 상기 하부 절연막(315)과 상기 희생 절연막(310)이 산화막 계열로서 식각선택비가 없으므로식각 시간을 조절하여 기판이 드러나지 않게 조절하여야 한다. 도면에서는 상기 희생 절연막(310)이 과식각(over etch)된 것으로 도시되어 있다.
도 3e를 참조하면, 상기 자기정렬 스페이서(345)를 제거하여 상부 개구부(340) 및 하부 개구부(350)로 이루어진 계단형 개구부(355)를 형성된다. 상기 계단형 개구부(355)는 상부는 넓고 하부는 좁은 형상을 가지게 된다. 본 실시예에서는 계단형 개구부의 형성을 위하여 상기 상부 개구부(340)는 사진식각공정에 의하면서 하부 개구부(350)는 스페이서를 이용한 식각으로 형성하였다. 이는 사진공정의 한계치수(Critical Dimension; CD)의 마진이 없는 경우에도 스페이서를 이용하여 효과적으로 하부 개구부를 형성할 수 있기 때문이다.
도 3f를 참조하면, 기판 전면에 절연막 보호 스페이서 절연막을 얇게 형성하고 에치백하여 상기 계단형 개구부(355)의 측면에 절연막 보호 스페이서(360)를 형성할 수 있다. 상기 절연막 보호 스페이서 절연막은 실리콘 질화막(Si3N4)으로 형성할 수 있으며, 두께는 5Å 내지 500Å의 범위로 형성할 수 있다.
도 3g를 참조하면, 상기 계단형 개구부(355) 하부의 상기 희생 절연막(310)을 세정처리로 제거하여 기판(300)이 노출되게 한다. 이 때 상기 계단형 개구부(355)의 측면에 형성된 절연막 보호 스페이서(360)는 상기 상부 및 하부 절연막(315, 325)의 측면을 보호하여 상기 계단형 개구부(355)가 커지는 것을 방지할 수 있다.
도 3h를 참조하면, 상기 노출된 기판(300) 상에 게이트 절연막(365)을 형성한다. 상기 게이트 절연막(365)은 실리콘 산화막(SiO2), 실리콘 질화막(Si3N4), 실리콘 산질화막(SiON), 지르코늄 산화막(ZrO2), 하프늄 산화막(HfO2), 탄탈륨 펜타옥사이드(Ta2O5) 및 알류미늄 산화막(Al2O3) 중에서 선택된 적어도 하나를 사용할 수 있다. 상기 게이트 절연막(365)의 두께는 10Å 내지 200Å으로 한다.
도 3i를 참조하면, 상기 게이트 절연막(365)을 갖는 결과물 상에 상기 계단형 개구부(355)를 충분히 채우기에 충분한 게이트 도전막(370)을 형성한다. 상기 게이트 도전막은 폴리실리콘, 실리콘 게르마늄(SiGe), 및 코발트(Co), 텅스텐(W), 티타늄(Ti), 니켈(Ni) 등의 금속 중에서 선택된 적어도 하나로 형성할 수 있다. 상기 게이트 도전막의 두께는 500Å 내지 3000Å으로 할 수 있다.
도 3j를 참조하면 상기 게이트 도전막을 CMP 공정으로 연마하여 게이트 전극(370)을 형성한다. CMP는 상기 연마저지막(330)이 노출될 때까지 실시한다. 본 발명의 실시예에서는 상기 하부 절연막(315) 및 상기 상부 절연막(325)의 두께를 조절함으로써 상기 연마 저지막(330)의 높이는 조절될 수 있으므로 게이트 전극의 높이를 조절할 수 있다.
도 3k를 참조하면, 상기 연마저지막(330). 상기 상부절연막(325), 상기 식각저지막(320), 상기 하부절연막(315), 상기 희생절연막(310)을 제거하여 노치된 게이트(370)를 형성하다. 이 때 상기 노치된 게이트(370)의 노치 영역(375)에는 식각되지 않는 절연막이 일부 잔존할 수 있다. 도면에서는 모두 제거된 것으로 도시되어 있다. 상기 노치된 게이트의 노치영역(375)의 폭과 높이는 상기 노치된 게이트의 폭과 높이의 5% 내지 50%의 범위로 형성하는 것이 바람직하다.
도 3l을 참조하면, 상기 노치된 게이트 전극(370)을 이온주입 마스크로 하여 저도즈(low-dose) 이온주입하여 저농도 불순물 영역(377)을 형성하고, 기판 전면에 게이트 스페이서 절연막을 형성하고 에치백하여 게이트 스페이서(380)를 형성한다.
다음으로, 상기 게이트 전극(370) 및 게이트 스페이서(380)을 이온주입 마스크로 하여 고도즈(high-dose) 이온주입하여 고농도 불순물 영역(385)을 형성하여 모스 트랜지스터를 완성한다.
(실시예2)
제2 실시예는 제1 실시예에서 상부 개구부를 형성하고 하부 개구부를 형성하기 위하여 자기정렬 스페이서를 이용하는 대신에 다시 한번 마스크 패턴을 이용하여 하부 개구부를 형성하는 방법이다.
도 4a 및 도 4b는 본 발명의 제2 실시예에 의한 노치된 게이트전극을 갖는 모스 트랜지스터 제조방법이다. 도 4a 및 도 4b에서는 제1 실시예와 중복되는 부분은 동일한 도면부호를 사용하며, 상세한 설명은 생략한다.
도 4a를 참조하면, 기판(300)에 활성영역을 정의하고 소자분리막(305)을 형성하는 한 후 하부 몰딩막(317) 및 상부 몰딩막(337)을 형성한다. 상기 하부 몰딩막(317)은 희생 절연막(310) 및 하부 절연막(315)으로 구성될 수 있다. 상기 상부 몰딩막(337)은 식각저지막(320), 상부 절연막(325), 연마저지막(330) 및 캐핑 절연막(335)으로 구성될 수 있다.
다음으로, 사진공정에 의하여 형성한 제1 마스크 패턴(339)을 식각마스크로이용하여 상기 상부 몰딩막(337)을 패터닝하여 상기 하부 몰딩막(317)의 표면이 노출되는 상부 개구부(340)를 형성한다.
도 4b를 참조하면, 상기 제1 마스크 패턴(339)을 제거하고 상기 상부 개구부(340) 내의 노출된 하부 몰딩막(317) 상에 제2 마스크 패턴(349)을 형성한다.
다음으로 상기 제2 마스크 패턴(349)을 식각마스크로 하여 상기 하부 절연막(315)을 식각하여 하부 개구부(350)를 형성한다. 식각은 상기 하부 절연막(315)과 상기 희생 절연막(310)이 산화막 계열로서 식각선택비가 없으므로 식각 시간을 조절하여 기판이 드러나지 않게 조절하여야 한다. 도면에서는 상기 희생 절연막(310)이 과식각(over etch)된 것으로 도시되어 있다.
다음으로, 상기 제2 마스마스크 패턴을 제거하면 도 3e의 결과물이 되며, 이후의 공정순서는 제1 실시예와 동일하다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어진 본 발명은, 계단형 개구부를 채우는 다마신 공정을 이용하여 쉽게 노치된 게이트 전극을 형성할 수 있으며, 노치영역을 만드는데 있어서 건식식각 공정을 이용하지 않기 때문에 플라즈마로 인한 게이트 형상의 변형이나전기적인 챠징 등의 손상을 입지 않는다.
또한, 자기정렬 스페이서의 폭을 조절하여 게이트 전극은 원하는 폭으로 형성할 수 있다.
또한, 하부 절연막 및 상부절연막의 두께를 조절하여 게이트 전극은 원하는 높이로 형성할 수 있다.

Claims (24)

  1. 기판 상에 적어도 두 층의 절연막들로 구성된 다층 절연막(multi-layered insulating layer)을 형성하는 단계;
    상기 다층 절연막을 패터닝하여 상기 기판의 소정 영역을 노출시키는 개구부를 형성하되, 상기 개구부의 상부 폭이 상기 개구부의 하부 폭보다 넓은 계단형 측벽을 갖는 개구부를 형성하는 단계;
    상기 노출된 기판 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 상기 개구부를 채우는 게이트 전극을 형성하는 단계;
    상기 다층 절연막을 제거하여 상기 게이트 전극의 가장자리 하부에 노치영역을 형성하는 단계; 및
    상기 노치영역을 갖는 게이트 전극을 이온주입 마스크로 사용하여 제1 도즈의 이온주입하여 제1 불순물 영역을 형성하는 단계를 포함하는 모스 트랜지스터 제조 방법.
  2. 제 1 항에 있어서,
    다층 절연막은 하부 몰딩막 및 상부 몰딩막을 적층시키어 형성하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  3. 제 2 항에 있어서,
    상기 하부 몰딩막은 희생 절연막 및 하부 절연막을 적층시키어 형성하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  4. 제 2 항에 있어서,
    상기 상부 몰딩막은 식각 저지막, 상부 절연막, 연마 저지막 및 캐핑 절연막을 적층시키어 형성하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  5. 제 3 항에 있어서,
    상기 희생 절연막은 실리콘 산화막으로 형성하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  6. 제 3 항에 있어서,
    상기 하부 절연막은 실리콘 산화막으로 형성하며, 두께는 50Å 내지 1000Å의 범위로 형성하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  7. 제 4 항에 있어서,
    상기 식각 저지막은 실리콘 질화막(SiN)으로 형성하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  8. 제 4 항에 있어서,
    상기 상부 절연막은 실리콘 산화막으로 형성하며, 두께는 500Å 내지 3000Å의 범위로 형성하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  9. 제 4 항에 있어서,
    상기 연마 저지막은 실리콘 질화막(SiN)으로 형성하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  10. 제 4 항에 있어서,
    상기 캐핑 절연막은 실리콘 산화막(SiO2)인 것을 특징으로 하는 모스 트랜지스터 제조방법.
  11. 제 2 항에 있어서,
    상기 하부 몰딩막은 희생 절연막 및 하부 절연막으로 형성하며, 상기 상부 몰딩막은 식각 저지막, 상부 절연막, 연마 저지막 및 캐핑 절연막으로 형성하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  12. 제 1 항에 있어서,
    상기 계단형 측벽을 갖는 개구부를 포함하는 기판 전면에 절연막 보호 스페이서 절연막을 형성하는 단계; 및
    상기 절연막 보호 스페이서 절연막을 전면 식각하여 상기 계단형 개구부의 측면에 절연막 보호 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는모스 트랜지스터 제조방법.
  13. 제 2 항에 있어서,
    상기 계단형 측벽을 갖는 개구부를 형성하는 단계는,
    상기 상부 몰딩막을 마스크 패턴을 이용하여 패터닝하여 상기 하부 몰딩막이 노출되는 상부 개구부를 형성하는 단계;
    상기 상부 개구부의 측면에 자기정렬 스페이서를 형성하는 단계; 및
    상기 자기정렬 스페이서를 식각마스크로 하여 상기 하부 몰딩막을 식각하여 반도체기판의 표면을 노출시키는 하부 개구부를 형성하는 단계를 포함하는 모스 트랜지스터 제조방법.
  14. 제 2 항에 있어서,
    상기 계단형 측벽을 갖는 개구부를 형성하는 단계는,
    상기 상부 몰딩막을 제1 마스크 패턴을 이용하여 패터닝하여 상기 하부 몰딩막의 표면이 노출되는 상부 개구부를 형성하는 단계; 및
    상기 하부 몰딩막을 제2 마스크 패턴을 이용하여 패터닝하여 상기 반도체기판의 표면을 노출시키는 하부 개구부를 형성하는 단계를 포함하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  15. 제 3 항에 있어서,
    상기 계단형 측벽을 갖는 개구부를 형성하는 단계는,
    상기 상부 몰딩막을 마스크 패턴을 이용하여 패터닝하여 상기 하부 절연막이 노출되는 상부 개구부를 형성하는 단계;
    상기 상부 개구부의 측면에 자기정렬 스페이서를 형성하는 단계;
    상기 자기정렬 스페이서를 식각마스크로 하여 상기 하부 절연막을 식각하여 상기 희생 절연막의 표면을 노출시키는 하부 개구부를 단계; 및
    상기 희생 절연막을 세정처리로 제거하여 상기 기판 표면을 노출시키는 단계를 포함하는 모스 트랜지스터 제조방법.
  16. 제 3 항에 있어서,
    상기 계단형 측벽을 갖는 개구부를 형성하는 단계는,
    상기 상부 몰딩막을 제1 마스크 패턴을 이용하여 패터닝하여 상기 하부 절연막의 표면이 노출되는 상부 개구부를 형성하는 단계;
    상기 하부 절연막을 제2 마스크 패턴을 이용하여 패터닝하여 상기 희생 절연막의 표면을 노출시키는 하부 개구부를 형성하는 단계; 및
    상기 희생 절연막을 세정처리로 제거하여 상기 기판 표면을 노출시키는 단계를 포함하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  17. 제 4 항에 있어서,
    상기 계단형 측벽을 갖는 개구부를 형성하는 단계는,
    상기 캐핑 절연막, 연마 절연막 및 상부 절연막을 마스크 패턴을 이용하여 패터닝하여 상기 식각 저지막이 노출되는 상부 개구부를 형성하는 단계;
    상기 상부 개구부를 포함하는 기판 전면에 스페이서 절연막을 형성하는 단계;
    상기 스페이서 절연막을 상기 하부 몰딩막의 표면이 노출될 때까지 에치백하여 자기정렬 스페이서를 형성하는 단계; 및
    상기 자기정렬 스페이서를 식각마스크로 하여 상기 하부 몰딩막을 식각하여 반도체기판의 표면을 노출시키는 하부 개구부를 형성하는 단계를 포함하는 모스 트랜지스터 제조방법.
  18. 제 4 항에 있어서,
    상기 계단형 측벽을 갖는 개구부를 형성하는 단계는,
    상기 캐핑 절연막, 연마 절연막 및 상부 절연막을 제1 마스크 패턴을 이용하여 패터닝하여 상기 식각 저지막의 표면이 노출되는 상부 개구부를 형성하는 단계; 및
    상기 식각 저지막 및 하부 몰딩막을 제2 마스크 패턴을 이용하여 패터닝하여 상기 반도체기판의 표면을 노출시키는 하부 개구부를 형성하는 단계를 포함하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  19. 제 5 항에 있어서,
    상기 계단형 측벽을 갖는 개구부를 형성하는 단계는,
    상기 캐핑 절연막, 연마 절연막 및 상부 절연막을 마스크 패턴을 이용하여 패터닝하여 상기 식각 저지막이 노출되는 상부 개구부를 형성하는 단계;
    상기 상부 개구부를 포함하는 기판 전면에 스페이서 절연막을 형성하는 단계;
    상기 스페이서 절연막을 상기 하부 절연막의 표면이 노출될 때까지 에치백하여 자기정렬 스페이서를 형성하는 단계;
    상기 자기정렬 스페이서를 식각마스크로 하여 상기 하부 절연막을 식각하여 상기 희생 절연막의 표면을 노출시키는 하부 개구부를 단계; 및
    상기 희생 절연막을 세정처리로 제거하여 상기 기판 표면을 노출시키는 단계를 포함하는 모스 트랜지스터 제조방법.
  20. 제 5 항에 있어서,
    상기 계단형 측벽을 갖는 개구부를 형성하는 단계는,
    상기 캐핑 절연막, 연마 절연막 및 상부 절연막을 제1 마스크 패턴을 이용하여 패터닝하여 상기 식각 저지막의 표면이 노출되는 상부 개구부를 형성하는 단계;
    상기 식각 저지막 및 하부 절연막을 제2 마스크 패턴을 이용하여 패터닝하여 상기 희생 절연막의 표면을 노출시키는 하부 개구부를 형성하는 단계; 및
    상기 희생 절연막을 세정처리로 제거하여 상기 기판 표면을 노출시키는 단계를 포함하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  21. 제 13 항, 제 15 항, 제 17 항 또는 제 19 항 중에 선택된 어느 하나의 항에 있어서,
    상기 자기정렬 스페이서는 실리콘 질화막으로 형성하며, 두께는 5Å 내지 500Å의 범위로 형성하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  22. 제 1 항에 있어서,
    상기 게이트 절연막 상에 상기 개구부를 채우는 게이트 전극을 형성하는 단계는,
    상기 개구부를 충분히 채우는 게이트 도전막을 형성하는 단계;
    상기 게이트 도전막을 화학기계적 연마로 평탄화하는 단계를 포함하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  23. 제 22 항에 있어서,
    상기 게이트 도전막은 폴리실리콘, 실리콘 게르마늄, 코발트(Co), 텅스텐(W), 티타늄(Ti), 니켈(Ni) 중에서 선택된 적어도 하나로 형성하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  24. 제 1 항에 있어서,
    상기 제1 불순물 영역을 형성한 후에,
    상기 제1 불순물 영역을 갖는 기판 전면에 게이트 스페이서 절연막을 형성하는 단계;
    상기 게이트 스페이서 절연막을 에치백하여 게이트 스페이서를 형성하는 단계; 및
    상기 게이트 전극 및 게이트 스페이서를 이온주입 마스크로 사용하여 상기 제1 도즈에 비하여 높은 제2 도즈의 이온주입하여 제2 불순물 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
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