JP2001338987A - Ｍｏｓトランジスタのシャロートレンチ分離領域の形成方法 - Google Patents
Ｍｏｓトランジスタのシャロートレンチ分離領域の形成方法Info
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- JP2001338987A JP2001338987A JP2000157125A JP2000157125A JP2001338987A JP 2001338987 A JP2001338987 A JP 2001338987A JP 2000157125 A JP2000157125 A JP 2000157125A JP 2000157125 A JP2000157125 A JP 2000157125A JP 2001338987 A JP2001338987 A JP 2001338987A
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Abstract
(57)【要約】
【課題】ＭＯＳトランジスタを含んだ半導体装置におい
て、次世代の露光技術を採用せずに、ラッチアップ耐量
の低下を抑制しながら、消費電力の急激な上昇を抑制し
て高速化を達成することが容易になるＳＴＩの形成方法
を提供する。 【解決手段】シャロートレンチ３からなるＳＴＩにおい
て、素子形成領域２ａに隣接してシャロートレンチ３よ
り浅いシャロートレンチ６ａを形成する。
て、次世代の露光技術を採用せずに、ラッチアップ耐量
の低下を抑制しながら、消費電力の急激な上昇を抑制し
て高速化を達成することが容易になるＳＴＩの形成方法
を提供する。 【解決手段】シャロートレンチ３からなるＳＴＩにおい
て、素子形成領域２ａに隣接してシャロートレンチ３よ
り浅いシャロートレンチ６ａを形成する。
Description
【０００１】
【発明の属する技術分野】本発明はＭＯＳトランジスタ
に対するシャロートレンチ分離領域（ＳＴＩ）の形成方
法に関する。
に対するシャロートレンチ分離領域（ＳＴＩ）の形成方
法に関する。
【０００２】
【従来の技術】近年、ＭＯＳトランジスタを含んでなる
半導体装置では、電源電圧は低電圧化し、消費電力は低
消費電力化する方向にあり、さらに、動作周波数は高く
（高速化）なってきている。この低電力化を満たすため
に、半導体装置を構成する一部のＭＯＳトランジスタの
しきい値電圧（Ｖｔ）の絶対値を低く設定することが必
須になっている。
半導体装置では、電源電圧は低電圧化し、消費電力は低
消費電力化する方向にあり、さらに、動作周波数は高く
（高速化）なってきている。この低電力化を満たすため
に、半導体装置を構成する一部のＭＯＳトランジスタの
しきい値電圧（Ｖｔ）の絶対値を低く設定することが必
須になっている。
【０００３】ＳＴＩにより素子分離されたＭＯＳトラン
ジスタを含んでなる半導体装置の平面模式図である図１
１（ａ）と、図１１（ａ）のＡＡ線での半導体装置の断
面模式図である図１１（ｂ）とを参照して、一部のＭＯ
ＳトランジスタのＶｔの絶対値を低くする一手法を説明
する。
ジスタを含んでなる半導体装置の平面模式図である図１
１（ａ）と、図１１（ａ）のＡＡ線での半導体装置の断
面模式図である図１１（ｂ）とを参照して、一部のＭＯ
ＳトランジスタのＶｔの絶対値を低くする一手法を説明
する。
【０００４】一導電型のシリコン基板１の表面の素子形
成領域２は、例えば５００ｎｍ程度の深さのシャロート
レンチ３に例えば酸化シリコン膜からなる埋め込み絶縁
膜４が埋め込まれてなるＳＴＩにより取り囲まれてい
る。素子形成領域２はＤからなる長さとＷからなる（例
えば１．０μｍ程度）幅とを有し、これらの素子形成領
域２の表面には（熱酸化により形成された）ゲート酸化
膜７が設けられている。一部の素子形成領域２の表面に
は、逆導電型の不純物が注入されたチャネル注入層５が
形成されている。チャネル注入層５が形成された素子形
成領域２では、（不純物表面濃度としての）一導電型の
不純物濃度が実効的に低くなっている。
成領域２は、例えば５００ｎｍ程度の深さのシャロート
レンチ３に例えば酸化シリコン膜からなる埋め込み絶縁
膜４が埋め込まれてなるＳＴＩにより取り囲まれてい
る。素子形成領域２はＤからなる長さとＷからなる（例
えば１．０μｍ程度）幅とを有し、これらの素子形成領
域２の表面には（熱酸化により形成された）ゲート酸化
膜７が設けられている。一部の素子形成領域２の表面に
は、逆導電型の不純物が注入されたチャネル注入層５が
形成されている。チャネル注入層５が形成された素子形
成領域２では、（不純物表面濃度としての）一導電型の
不純物濃度が実効的に低くなっている。
【０００５】チャネル注入層５が形成された素子形成領
域２の表面上にはゲート酸化膜７を介してゲート電極１
２ａが設けられ、チャネル注入層の無い素子形成領域２
の表面上にはゲート酸化膜７を介してゲート電極１２が
設けられている。ゲート電極１２，１２ａのゲート長は
例えば０．２５μｍ程度である。それぞれの素子形成領
域２の表面には、ゲート電極１２もしくはゲート電極１
２ａに自己整合的に、逆導電型のソース・ドレイン領域
（図に明示せず）が設けられている。ソース・ドレイン
領域の接合の深さは例えば０．１μｍ程度である。
域２の表面上にはゲート酸化膜７を介してゲート電極１
２ａが設けられ、チャネル注入層の無い素子形成領域２
の表面上にはゲート酸化膜７を介してゲート電極１２が
設けられている。ゲート電極１２，１２ａのゲート長は
例えば０．２５μｍ程度である。それぞれの素子形成領
域２の表面には、ゲート電極１２もしくはゲート電極１
２ａに自己整合的に、逆導電型のソース・ドレイン領域
（図に明示せず）が設けられている。ソース・ドレイン
領域の接合の深さは例えば０．１μｍ程度である。
【０００６】この他のＶｔの絶対値を低減させる手法と
しては、（ショートチャネル効果を利用して）ゲート長
を短くする方法、より低濃度の一導電型のシリコン基板
（もしくは一導電型ウェル）を採用する方法等がある。
しては、（ショートチャネル効果を利用して）ゲート長
を短くする方法、より低濃度の一導電型のシリコン基板
（もしくは一導電型ウェル）を採用する方法等がある。
【０００７】
【発明が解決しようとする課題】しかしながら上記Ｖｔ
の絶対値を低くする方法では、たしかに高速化を満たす
ことはできるが、低消費電力化とは逆行することにな
る。さらに、上記個々の手法において、個別の問題点も
存在する。
の絶対値を低くする方法では、たしかに高速化を満たす
ことはできるが、低消費電力化とは逆行することにな
る。さらに、上記個々の手法において、個別の問題点も
存在する。
【０００８】例えば上記図１１を参照して説明した従来
例では、ｉ線による露光技術を採用している。このと
き、所定のＭＯＳトランジスタのゲート長のみを短かく
するには、ｉ線による露光技術では不可能であり、例え
ばＫｒＦ線による露光を用いる必要がある。すなわちこ
の手法は、次世代の露光技術を用いなければ実現が困難
である。より低濃度の一導電型のシリコン基板（もしく
は一導電型ウェル）を採用する方法では、ラッチアップ
耐量の低下を引き起す。また、チャネル注入層を形成す
る方法によりＶｔの絶対値を低くすると、Ｉ−Ｖ特性に
おける線形領域（３極管特性領域）の電圧に対する電流
の勾配が高くなり、ＯＮ電流の急激な上昇が発生する。
例では、ｉ線による露光技術を採用している。このと
き、所定のＭＯＳトランジスタのゲート長のみを短かく
するには、ｉ線による露光技術では不可能であり、例え
ばＫｒＦ線による露光を用いる必要がある。すなわちこ
の手法は、次世代の露光技術を用いなければ実現が困難
である。より低濃度の一導電型のシリコン基板（もしく
は一導電型ウェル）を採用する方法では、ラッチアップ
耐量の低下を引き起す。また、チャネル注入層を形成す
る方法によりＶｔの絶対値を低くすると、Ｉ−Ｖ特性に
おける線形領域（３極管特性領域）の電圧に対する電流
の勾配が高くなり、ＯＮ電流の急激な上昇が発生する。
【０００９】したがって本発明の目的は、ＭＯＳトラン
ジスタを含んでなる半導体装置において、消費電力の急
激な上昇を抑制して高速化が達成できる手法を提供する
ことにある。さらに本発明の目的は、次世代の露光技術
を採用せずに、ラッチアップ耐量の低下を抑制しなが
ら、消費電力の急激な上昇を抑制して高速化が達成でき
る手法を提供することにある。
ジスタを含んでなる半導体装置において、消費電力の急
激な上昇を抑制して高速化が達成できる手法を提供する
ことにある。さらに本発明の目的は、次世代の露光技術
を採用せずに、ラッチアップ耐量の低下を抑制しなが
ら、消費電力の急激な上昇を抑制して高速化が達成でき
る手法を提供することにある。
【００１０】
【課題を解決するための手段】本発明のＭＯＳトランジ
スタのシャロートレンチ分離領域の形成方法の第１の態
様は、シリコン基板の表面の第１および第２の素子形成
領域の周辺に、異方性エッチングにより第１の深さを有
した第１のシャロートレンチを形成し、これらの第１の
シャロートレンチに埋め込み絶縁膜を埋め込む工程と、
上記第１の素子形成領域に形成される第１のゲート電極
形成領域において、これらの第１の素子形成領域と上記
埋め込み絶縁膜との境界を含んだこれらの第１のゲート
電極形成領域のこの埋め込み絶縁膜への延在部の少なく
とも一部に、これらの第１のゲート電極形成領域より広
い幅を有した開口部を有し、さらに、上記第２の素子形
成領域とこれらの第２の素子形成領域に形成される第２
のゲート電極形成領域とを覆う姿態を有したフォトレジ
スト膜パターンを形成する工程と、上記フォトレジスト
膜パターンをマスクにした上記埋め込み絶縁膜の異方性
エッチングにより、上記第１の深さより浅い第２の深さ
を有した第２のシャロートレンチをこの埋め込み絶縁膜
に形成する工程と、熱酸化によりゲート酸化膜を形成
し、これらのゲート酸化膜を介して上記第１，第２の素
子形成領域の表面上に第１，第２のゲート電極を形成
し、ソース・ドレイン領域を形成する工程とを有するこ
とを特徴とする。好ましくは、上記フォトレジスト膜パ
ターンの開口部が、上記第１のゲート電極形成領域より
広い幅で上記第１の素子形成領域の表面を横断する矩形
状の姿態を有する。あるいは、上記第１の素子形成領域
の全表面が上記フォトレジスト膜パターンの開口部に含
まれている。
スタのシャロートレンチ分離領域の形成方法の第１の態
様は、シリコン基板の表面の第１および第２の素子形成
領域の周辺に、異方性エッチングにより第１の深さを有
した第１のシャロートレンチを形成し、これらの第１の
シャロートレンチに埋め込み絶縁膜を埋め込む工程と、
上記第１の素子形成領域に形成される第１のゲート電極
形成領域において、これらの第１の素子形成領域と上記
埋め込み絶縁膜との境界を含んだこれらの第１のゲート
電極形成領域のこの埋め込み絶縁膜への延在部の少なく
とも一部に、これらの第１のゲート電極形成領域より広
い幅を有した開口部を有し、さらに、上記第２の素子形
成領域とこれらの第２の素子形成領域に形成される第２
のゲート電極形成領域とを覆う姿態を有したフォトレジ
スト膜パターンを形成する工程と、上記フォトレジスト
膜パターンをマスクにした上記埋め込み絶縁膜の異方性
エッチングにより、上記第１の深さより浅い第２の深さ
を有した第２のシャロートレンチをこの埋め込み絶縁膜
に形成する工程と、熱酸化によりゲート酸化膜を形成
し、これらのゲート酸化膜を介して上記第１，第２の素
子形成領域の表面上に第１，第２のゲート電極を形成
し、ソース・ドレイン領域を形成する工程とを有するこ
とを特徴とする。好ましくは、上記フォトレジスト膜パ
ターンの開口部が、上記第１のゲート電極形成領域より
広い幅で上記第１の素子形成領域の表面を横断する矩形
状の姿態を有する。あるいは、上記第１の素子形成領域
の全表面が上記フォトレジスト膜パターンの開口部に含
まれている。
【００１１】本発明のＭＯＳトランジスタのシャロート
レンチ分離領域の形成方法の第２の態様は、シリコン基
板の表面の第１および第２の素子形成領域の周辺に、異
方性エッチングにより第１の深さを有した第１のシャロ
ートレンチを形成し、この第１のシャロートレンチに埋
め込み絶縁膜を埋め込む工程と、上記第１の素子形成領
域に形成される第１のゲート電極形成領域において、こ
れらの第１の素子形成領域と上記埋め込み絶縁膜との境
界から所要の間隔を有して離間したこれらの第１のゲー
ト電極形成領域のこの埋め込み絶縁膜への延在部の少な
くとも一部に、これらの第１のゲート電極形成領域より
広い幅を有した開口部を有し、さらに、上記第２の素子
形成領域とこれらの第２の素子形成領域に形成される第
２のゲート電極形成領域とを覆う姿態を有したフォトレ
ジスト膜パターンを形成する工程と、上記フォトレジス
ト膜パターンをマスクにした上記埋め込み絶縁膜の等方
性エッチングにより、上記第１の深さより浅い第２の深
さを有した第２のシャロートレンチをこの埋め込み絶縁
膜に形成する工程と、熱酸化によりゲート酸化膜を形成
し、これらのゲート酸化膜を介して上記第１，第２の素
子形成領域の表面上に第１，第２のゲート電極を形成
し、ソース・ドレイン領域を形成する工程とを有するこ
とを特徴とする。好ましくは、上記フォトレジスト膜パ
ターンの開口部が、上記所要の間隔を有して上記第１の
素子形成領域の周辺を取り囲む姿態を有する。
レンチ分離領域の形成方法の第２の態様は、シリコン基
板の表面の第１および第２の素子形成領域の周辺に、異
方性エッチングにより第１の深さを有した第１のシャロ
ートレンチを形成し、この第１のシャロートレンチに埋
め込み絶縁膜を埋め込む工程と、上記第１の素子形成領
域に形成される第１のゲート電極形成領域において、こ
れらの第１の素子形成領域と上記埋め込み絶縁膜との境
界から所要の間隔を有して離間したこれらの第１のゲー
ト電極形成領域のこの埋め込み絶縁膜への延在部の少な
くとも一部に、これらの第１のゲート電極形成領域より
広い幅を有した開口部を有し、さらに、上記第２の素子
形成領域とこれらの第２の素子形成領域に形成される第
２のゲート電極形成領域とを覆う姿態を有したフォトレ
ジスト膜パターンを形成する工程と、上記フォトレジス
ト膜パターンをマスクにした上記埋め込み絶縁膜の等方
性エッチングにより、上記第１の深さより浅い第２の深
さを有した第２のシャロートレンチをこの埋め込み絶縁
膜に形成する工程と、熱酸化によりゲート酸化膜を形成
し、これらのゲート酸化膜を介して上記第１，第２の素
子形成領域の表面上に第１，第２のゲート電極を形成
し、ソース・ドレイン領域を形成する工程とを有するこ
とを特徴とする。好ましくは、上記フォトレジスト膜パ
ターンの開口部が、上記所要の間隔を有して上記第１の
素子形成領域の周辺を取り囲む姿態を有する。
【００１２】本発明のＭＯＳトランジスタのシャロート
レンチ分離領域の形成方法の第３の態様は、シリコン基
板の表面の第１および第２の素子形成領域の周辺に、異
方性エッチングにより第１の深さを有した第１のシャロ
ートレンチを形成し、この第１のシャロートレンチに埋
め込み絶縁膜を埋め込む工程と、上記第１の素子形成領
域に形成される第１のゲート電極形成領域において、こ
れらの第１の素子形成領域と上記埋め込み絶縁膜との境
界から所要の間隔を有して離間したこれらの第１のゲー
ト電極形成領域のこの埋め込み絶縁膜への延在部の少な
くとも一部に、これらの第１のゲート電極形成領域より
広い幅を有した開口部を有し、さらに、上記第２の素子
形成領域とこれらの第２の素子形成領域に形成される第
２のゲート電極形成領域とを覆う姿態を有したフォトレ
ジスト膜パターンを形成する工程と、上記フォトレジス
ト膜パターンをマスクにして、上記埋め込み絶縁膜に対
して等方性エッチングと異方性エッチングとを交互に行
なって、上記第１の深さより浅い第２の深さを有した第
２のシャロートレンチをこの埋め込み絶縁膜に形成する
工程と、熱酸化によりゲート酸化膜を形成し、これらの
ゲート酸化膜を介して上記第１，第２の素子形成領域の
表面上に第１，第２のゲート電極を形成し、ソース・ド
レイン領域を形成する工程とを有することを特徴とす
る。好ましくは、上記フォトレジスト膜パターンの開口
部が、上記所要の間隔を有して上記第１の素子形成領域
の周辺を取り囲む姿態を有する。
レンチ分離領域の形成方法の第３の態様は、シリコン基
板の表面の第１および第２の素子形成領域の周辺に、異
方性エッチングにより第１の深さを有した第１のシャロ
ートレンチを形成し、この第１のシャロートレンチに埋
め込み絶縁膜を埋め込む工程と、上記第１の素子形成領
域に形成される第１のゲート電極形成領域において、こ
れらの第１の素子形成領域と上記埋め込み絶縁膜との境
界から所要の間隔を有して離間したこれらの第１のゲー
ト電極形成領域のこの埋め込み絶縁膜への延在部の少な
くとも一部に、これらの第１のゲート電極形成領域より
広い幅を有した開口部を有し、さらに、上記第２の素子
形成領域とこれらの第２の素子形成領域に形成される第
２のゲート電極形成領域とを覆う姿態を有したフォトレ
ジスト膜パターンを形成する工程と、上記フォトレジス
ト膜パターンをマスクにして、上記埋め込み絶縁膜に対
して等方性エッチングと異方性エッチングとを交互に行
なって、上記第１の深さより浅い第２の深さを有した第
２のシャロートレンチをこの埋め込み絶縁膜に形成する
工程と、熱酸化によりゲート酸化膜を形成し、これらの
ゲート酸化膜を介して上記第１，第２の素子形成領域の
表面上に第１，第２のゲート電極を形成し、ソース・ド
レイン領域を形成する工程とを有することを特徴とす
る。好ましくは、上記フォトレジスト膜パターンの開口
部が、上記所要の間隔を有して上記第１の素子形成領域
の周辺を取り囲む姿態を有する。
【００１３】
【発明の実施の形態】次に、図面を参照して本発明を説
明する。
明する。
【００１４】半導体装置の平面模式図である図１（ａ）
と、図１（ａ）のＡＡ線での半導体装置の断面模式図で
ある図１（ｂ）とを参照すると、本発明の第１の実施の
形態の第１の実施例により形成された半導体装置の構成
は、以下のとおりになっている。
と、図１（ａ）のＡＡ線での半導体装置の断面模式図で
ある図１（ｂ）とを参照すると、本発明の第１の実施の
形態の第１の実施例により形成された半導体装置の構成
は、以下のとおりになっている。
【００１５】一導電型のシリコン基板１の表面には、そ
れぞれ複数の（第１の）素子形成領域２ａと（第２の）
素子形成領域２ｂとが設けられている。これらの素子形
成領域２ａ，２ｂは、例えば５００ｎｍ程度の深さの第
１のシャロートレンチ３に例えばシリコン酸化膜からな
る埋め込み絶縁膜４が埋め込まれてなるＳＴＩにより取
り囲まれている。素子形成領域２ａ，２ｂは、それぞれ
Ｄからなる長さとＷからなる（例えば１．０μｍ程度
の）幅とを有している。これらの素子形成領域２ａ，２
ｂの表面には、（熱酸化により形成された）例えば５ｎ
ｍ程度の膜厚のゲート酸化膜７が設けられている。
れぞれ複数の（第１の）素子形成領域２ａと（第２の）
素子形成領域２ｂとが設けられている。これらの素子形
成領域２ａ，２ｂは、例えば５００ｎｍ程度の深さの第
１のシャロートレンチ３に例えばシリコン酸化膜からな
る埋め込み絶縁膜４が埋め込まれてなるＳＴＩにより取
り囲まれている。素子形成領域２ａ，２ｂは、それぞれ
Ｄからなる長さとＷからなる（例えば１．０μｍ程度
の）幅とを有している。これらの素子形成領域２ａ，２
ｂの表面には、（熱酸化により形成された）例えば５ｎ
ｍ程度の膜厚のゲート酸化膜７が設けられている。
【００１６】素子形成領域２ａの表面上にはゲート酸化
膜７を介して（第１の）ゲート電極１１ａが設けられ、
素子形成領域２ｂの表面上にはゲート酸化膜７を介して
（第２の）ゲート電極１２が設けられている。ゲート電
極１１ａ，１２の膜厚はそれぞれ例えば２００ｎｍ程度
である。ゲート電極１１ａ，１２のゲート長は、それぞ
れ例えば０．２５μｍであり、ゲート電極１１ａ，１２
はそれぞれＳＴＩ上に延在している。それぞれの素子形
成領域２ａ，２ｂの表面には、ゲート電極１１ａ，ゲー
ト電極１２に自己整合的に、逆導電型のソース・ドレイ
ン領域（図に明示せず）が設けられている。ソース・ド
レイン領域の接合の深さは例えば０．１μｍ程度であ
る。
膜７を介して（第１の）ゲート電極１１ａが設けられ、
素子形成領域２ｂの表面上にはゲート酸化膜７を介して
（第２の）ゲート電極１２が設けられている。ゲート電
極１１ａ，１２の膜厚はそれぞれ例えば２００ｎｍ程度
である。ゲート電極１１ａ，１２のゲート長は、それぞ
れ例えば０．２５μｍであり、ゲート電極１１ａ，１２
はそれぞれＳＴＩ上に延在している。それぞれの素子形
成領域２ａ，２ｂの表面には、ゲート電極１１ａ，ゲー
ト電極１２に自己整合的に、逆導電型のソース・ドレイ
ン領域（図に明示せず）が設けられている。ソース・ド
レイン領域の接合の深さは例えば０．１μｍ程度であ
る。
【００１７】ゲート電極１１ａがＳＴＩ上に延在した部
分での一部には、第２のシャロートレンチ６ａが設けら
れている。シャロートレンチ６ａは、ＳＴＩと素子形成
領域２ａとの境界において、素子形成領域２ａと接続し
ている。（ゲート電極１１ａの長手方向に直交する方向
での）シャロートレンチ６ａの幅（例えば０．５μｍ程
度）はゲート長より広く、ＳＴＩと素子形成領域２ａと
の境界近傍でのゲート電極１１ａはシャロートレンチ６
ａに内包される姿態を有している。シャロートレンチ６
ａの側面の一部はＳＴＩと素子形成領域２ａとの境界を
なすシリコン基板１の表面からなり、この部分のシリコ
ン基板１の表面にもゲート酸化膜７が形成されている。
シャロートレンチ６ａの深さは、シャロートレンチ３の
深さより十分に浅く（例えば５０ｎｍ程度）、さらに、
ソース・ドレイン領域の接合の深さより浅いことが好ま
しい。
分での一部には、第２のシャロートレンチ６ａが設けら
れている。シャロートレンチ６ａは、ＳＴＩと素子形成
領域２ａとの境界において、素子形成領域２ａと接続し
ている。（ゲート電極１１ａの長手方向に直交する方向
での）シャロートレンチ６ａの幅（例えば０．５μｍ程
度）はゲート長より広く、ＳＴＩと素子形成領域２ａと
の境界近傍でのゲート電極１１ａはシャロートレンチ６
ａに内包される姿態を有している。シャロートレンチ６
ａの側面の一部はＳＴＩと素子形成領域２ａとの境界を
なすシリコン基板１の表面からなり、この部分のシリコ
ン基板１の表面にもゲート酸化膜７が形成されている。
シャロートレンチ６ａの深さは、シャロートレンチ３の
深さより十分に浅く（例えば５０ｎｍ程度）、さらに、
ソース・ドレイン領域の接合の深さより浅いことが好ま
しい。
【００１８】半導体装置の製造工程の平面模式図である
図２と、半導体装置の製造工程の断面模式図であり，図
２のＡＡ線での断面模式図である図３と、上記図１とを
併せて参照すると、本第１の実施例によるＭＯＳトラン
ジスタのシャロートレンチ分離領域の形成方法は、以下
のとおりになっている。
図２と、半導体装置の製造工程の断面模式図であり，図
２のＡＡ線での断面模式図である図３と、上記図１とを
併せて参照すると、本第１の実施例によるＭＯＳトラン
ジスタのシャロートレンチ分離領域の形成方法は、以下
のとおりになっている。
【００１９】まず、一導電型のシリコン基板１の表面
に、熱酸化により例えば１０ｎｍ程度の膜厚のパッド酸
化膜（図示せず）を形成し、気相成長により例えば０．
１μｍ程度の膜厚の窒化シリコン膜（図示せず）を形成
する。窒化シリコン膜およびパッド酸化膜を順次パター
ニングして、素子形成領域２ａ，２ｂ上のみにパッド酸
化膜および窒化シリコン膜を残置する。これらの窒化シ
リコン膜をマスクに用いてシリコン基板１の異方性エッ
チングを行ない、シリコン基板１の表面に深さが０．５
μｍ程度のシャロートレンチ３を形成する。気相成長に
より全面に（例えば酸化シリコン膜からなる）絶縁膜が
形成され、残置された窒化シリコン膜をストッパにして
この絶縁膜に化学機械研磨（ＣＭＰ）が施されて、シャ
ロートレンチ３を充填する埋め込み絶縁膜４が形成され
る。窒化シリコン膜が例えば熱燐酸によれ除去され、さ
らに、パッド酸化膜（および埋め込み絶縁膜の表面の一
部）がフッ酸系のウェットエッチングにより除去され
る。埋め込み絶縁膜４の上面は、素子形成領域２ａ，２
ｂの表面より例えば８０ｎｍ前後高くなっている〔図２
（ａ），図３（ａ）〕。
に、熱酸化により例えば１０ｎｍ程度の膜厚のパッド酸
化膜（図示せず）を形成し、気相成長により例えば０．
１μｍ程度の膜厚の窒化シリコン膜（図示せず）を形成
する。窒化シリコン膜およびパッド酸化膜を順次パター
ニングして、素子形成領域２ａ，２ｂ上のみにパッド酸
化膜および窒化シリコン膜を残置する。これらの窒化シ
リコン膜をマスクに用いてシリコン基板１の異方性エッ
チングを行ない、シリコン基板１の表面に深さが０．５
μｍ程度のシャロートレンチ３を形成する。気相成長に
より全面に（例えば酸化シリコン膜からなる）絶縁膜が
形成され、残置された窒化シリコン膜をストッパにして
この絶縁膜に化学機械研磨（ＣＭＰ）が施されて、シャ
ロートレンチ３を充填する埋め込み絶縁膜４が形成され
る。窒化シリコン膜が例えば熱燐酸によれ除去され、さ
らに、パッド酸化膜（および埋め込み絶縁膜の表面の一
部）がフッ酸系のウェットエッチングにより除去され
る。埋め込み絶縁膜４の上面は、素子形成領域２ａ，２
ｂの表面より例えば８０ｎｍ前後高くなっている〔図２
（ａ），図３（ａ）〕。
【００２０】次に、矩形状の開口部を有したフォトレジ
スト膜パターン２１が形成される。この開口部は、第１
のゲート電極の形成領域に沿って素子形成領域２ａを横
断し、Ｗより長い長さと、ゲート長より広い幅（例えば
０．５μｍ程度）とを有している。素子形成領域２ａ上
において、第１のゲート電極の形成領域は、この開口部
に内包された姿態を有する。続いて、フォトレジスト膜
パターン２１をマスクに用いて、埋め込み絶縁膜４が異
方性エッチングされて、第２のシャロートレンチ６ａが
形成される〔図１，図２（ｂ），図３（ｂ）〕。
スト膜パターン２１が形成される。この開口部は、第１
のゲート電極の形成領域に沿って素子形成領域２ａを横
断し、Ｗより長い長さと、ゲート長より広い幅（例えば
０．５μｍ程度）とを有している。素子形成領域２ａ上
において、第１のゲート電極の形成領域は、この開口部
に内包された姿態を有する。続いて、フォトレジスト膜
パターン２１をマスクに用いて、埋め込み絶縁膜４が異
方性エッチングされて、第２のシャロートレンチ６ａが
形成される〔図１，図２（ｂ），図３（ｂ）〕。
【００２１】上記フォトレジスト膜パターン２１が除去
された後、熱酸化により例えば５ｎｍ程度の膜厚のゲー
ト酸化膜７が形成される〔図２（ｃ），図３（ｃ）〕。
された後、熱酸化により例えば５ｎｍ程度の膜厚のゲー
ト酸化膜７が形成される〔図２（ｃ），図３（ｃ）〕。
【００２２】その後、例えば１００ｎｍ程度の膜厚のＮ
型の多結晶シリコン膜に例えば膜厚１００ｎｍ程度のタ
ングステンシリサイド膜が積層された導電体膜が全面に
形成され、この導電体膜がパターニングされてゲート電
極１１ａ，１２が形成される。続いて、ゲート電極１１
ａ，１２をマスクにした逆導電型の不純物のイオン注入
と熱処理とが行なわれて、素子形成領域２ａ，２ｂの表
面にそれぞれ逆導電型のソース・ドレイン領域（図に明
示せず）が形成される〔図１〕。
型の多結晶シリコン膜に例えば膜厚１００ｎｍ程度のタ
ングステンシリサイド膜が積層された導電体膜が全面に
形成され、この導電体膜がパターニングされてゲート電
極１１ａ，１２が形成される。続いて、ゲート電極１１
ａ，１２をマスクにした逆導電型の不純物のイオン注入
と熱処理とが行なわれて、素子形成領域２ａ，２ｂの表
面にそれぞれ逆導電型のソース・ドレイン領域（図に明
示せず）が形成される〔図１〕。
【００２３】Ｉｄｓ−Ｖｇｓ特性のグラフである図４お
よび図５を参照して、図１に図示したＭＯＳトランジス
タがＮチャネルの場合を例にして、本実施例の効果を説
明する。ここで、Ｔｒ（Ａ）は素子形成領域２ａに形成
された（ゲート電極１１ａを有した）ＭＯＳトランジス
タであり、Ｔｒ（Ｂ）は素子形成領域２ｂに形成された
（ゲート電極１２を有した）ＭＯＳトランジスタであ
る。
よび図５を参照して、図１に図示したＭＯＳトランジス
タがＮチャネルの場合を例にして、本実施例の効果を説
明する。ここで、Ｔｒ（Ａ）は素子形成領域２ａに形成
された（ゲート電極１１ａを有した）ＭＯＳトランジス
タであり、Ｔｒ（Ｂ）は素子形成領域２ｂに形成された
（ゲート電極１２を有した）ＭＯＳトランジスタであ
る。
【００２４】Ｔｒ（Ａ）のしきい値電圧Ｖｔ（Ａ）は、
Ｔｒ（Ｂ）のしきい値電圧Ｖｔ（Ｂ）より低くなる。Ｔ
ｒ（Ｂ）では、ＳＴＩと素子形成領域２ｂとの境界近傍
におれるチャネル領域において、Ｖｇｓによる電界が実
効的に低くなる。このため、Ｔｒ（Ｂ）では狭チャネル
効果によりしきい値電圧が低下する。一方、Ｔｒ（Ａ）
では、第２のシャロートレンチ６ａが存在するため、Ｓ
ＴＩと素子形成領域２ａとの境界近傍におれるチャネル
領域においてＶｇｓにより形成される電界は、シリコン
基板１の主表面に垂直な方向と、シャロートレンチ６ａ
の側面に垂直な方向とから加えられる。このため、この
部分での電界の低下は抑制される。その結果、Ｖｔ
（Ａ）＜Ｖｔ（Ｂ）となる。この傾向は、Ｖｇｓが低い
ほど顕著であり、Ｖｇｓが高いときにはＶｔ（Ａ）の値
はＶｔ（Ｂ）の値に近ずくことになる。また、本実施例
によるＴｒ（Ａ）は、図５のバックバイアスＶｂｂをパ
ラメータとしたＩｄｓ−Ｖｇｓ特性のグラフに示すよう
に、ＯＮ電流の急激な増加を伴なわずにＶｔ（Ａ）を低
減できる。
Ｔｒ（Ｂ）のしきい値電圧Ｖｔ（Ｂ）より低くなる。Ｔ
ｒ（Ｂ）では、ＳＴＩと素子形成領域２ｂとの境界近傍
におれるチャネル領域において、Ｖｇｓによる電界が実
効的に低くなる。このため、Ｔｒ（Ｂ）では狭チャネル
効果によりしきい値電圧が低下する。一方、Ｔｒ（Ａ）
では、第２のシャロートレンチ６ａが存在するため、Ｓ
ＴＩと素子形成領域２ａとの境界近傍におれるチャネル
領域においてＶｇｓにより形成される電界は、シリコン
基板１の主表面に垂直な方向と、シャロートレンチ６ａ
の側面に垂直な方向とから加えられる。このため、この
部分での電界の低下は抑制される。その結果、Ｖｔ
（Ａ）＜Ｖｔ（Ｂ）となる。この傾向は、Ｖｇｓが低い
ほど顕著であり、Ｖｇｓが高いときにはＶｔ（Ａ）の値
はＶｔ（Ｂ）の値に近ずくことになる。また、本実施例
によるＴｒ（Ａ）は、図５のバックバイアスＶｂｂをパ
ラメータとしたＩｄｓ−Ｖｇｓ特性のグラフに示すよう
に、ＯＮ電流の急激な増加を伴なわずにＶｔ（Ａ）を低
減できる。
【００２５】これらの結果から（本実施例の採用するな
らば）、次世代の露光技術を採用せずに、ラッチアップ
耐量の低下を抑制しながら、消費電力の急激な上昇を抑
制して高速化を達成することが容易になる。なお、Ｐチ
ャネルＭＯＳトランジスタにおいても、同様の効果が得
られる。
らば）、次世代の露光技術を採用せずに、ラッチアップ
耐量の低下を抑制しながら、消費電力の急激な上昇を抑
制して高速化を達成することが容易になる。なお、Ｐチ
ャネルＭＯＳトランジスタにおいても、同様の効果が得
られる。
【００２６】これらの現象はＩｄｓ−Ｖｄｓ特性が線形
領域（３極管特性領域）でのことであり、Ｔｒ（Ａ）の
ΔＩｄｓ／ΔＶｄｓはＴｒ（Ｂ）のΔＩｄｓ／ΔＶｄｓ
とほぼ同じである。しかしながら、シャロートレンチ６
ａの深さがソース・ドレイン領域の接合の深さに近ずく
とＶｔ（Ａ）はさらに低下して、さらに、Ｔｒ（Ａ）の
ΔＩｄｓ／ΔＶｄｓはＴｒ（Ｂ）のΔＩｄｓ／ΔＶｄｓ
より大きくなり、ＯＮ電流が急激に増大することにな
る。
領域（３極管特性領域）でのことであり、Ｔｒ（Ａ）の
ΔＩｄｓ／ΔＶｄｓはＴｒ（Ｂ）のΔＩｄｓ／ΔＶｄｓ
とほぼ同じである。しかしながら、シャロートレンチ６
ａの深さがソース・ドレイン領域の接合の深さに近ずく
とＶｔ（Ａ）はさらに低下して、さらに、Ｔｒ（Ａ）の
ΔＩｄｓ／ΔＶｄｓはＴｒ（Ｂ）のΔＩｄｓ／ΔＶｄｓ
より大きくなり、ＯＮ電流が急激に増大することにな
る。
【００２７】半導体装置の平面模式図である図６（ａ）
と、図６（ａ）のＡＡ線での半導体装置の断面模式図で
ある図６（ｂ）とを参照して、本第１の実施の形態の第
２の実施例を説明する。
と、図６（ａ）のＡＡ線での半導体装置の断面模式図で
ある図６（ｂ）とを参照して、本第１の実施の形態の第
２の実施例を説明する。
【００２８】一導電型のシリコン基板１の表面には、そ
れぞれ複数の（第１の）素子形成領域２ａと（第２の）
素子形成領域２ｂとが設けられている。これらの素子形
成領域２ａ，２ｂは、例えば５００ｎｍ程度の深さの第
１のシャロートレンチ３に例えばシリコン酸化膜からな
る埋め込み絶縁膜４が埋め込まれてなるＳＴＩにより取
り囲まれている。素子形成領域２ａ，２ｂは、それぞれ
Ｄからなる長さとＷからなる（例えば１．０μｍ程度
の）幅とを有している。これらの素子形成領域２ａ，２
ｂの表面には、（熱酸化により形成された）例えば５ｎ
ｍ程度の膜厚のゲート酸化膜７が設けられている。
れぞれ複数の（第１の）素子形成領域２ａと（第２の）
素子形成領域２ｂとが設けられている。これらの素子形
成領域２ａ，２ｂは、例えば５００ｎｍ程度の深さの第
１のシャロートレンチ３に例えばシリコン酸化膜からな
る埋め込み絶縁膜４が埋め込まれてなるＳＴＩにより取
り囲まれている。素子形成領域２ａ，２ｂは、それぞれ
Ｄからなる長さとＷからなる（例えば１．０μｍ程度
の）幅とを有している。これらの素子形成領域２ａ，２
ｂの表面には、（熱酸化により形成された）例えば５ｎ
ｍ程度の膜厚のゲート酸化膜７が設けられている。
【００２９】素子形成領域２ａの表面上にはゲート酸化
膜７を介して（第１の）ゲート電極１１ｂが設けられ、
素子形成領域２ｂの表面上にはゲート酸化膜７を介して
（第２の）ゲート電極１２が設けられている。ゲート電
極１１ｂ，１２の膜厚はそれぞれ例えば２００ｎｍ程度
である。ゲート電極１１ｂ，１２のゲート長は、それぞ
れ例えば０．２５μｍであり、ゲート電極１１ｂ，１２
はそれぞれＳＴＩ上に延在している。それぞれの素子形
成領域２ｂ，２ｂの表面には、ゲート電極１１ｂ，ゲー
ト電極１２に自己整合的に、逆導電型のソース・ドレイ
ン領域（図に明示せず）が設けられている。ソース・ド
レイン領域の接合の深さは例えば０．１μｍ程度であ
る。
膜７を介して（第１の）ゲート電極１１ｂが設けられ、
素子形成領域２ｂの表面上にはゲート酸化膜７を介して
（第２の）ゲート電極１２が設けられている。ゲート電
極１１ｂ，１２の膜厚はそれぞれ例えば２００ｎｍ程度
である。ゲート電極１１ｂ，１２のゲート長は、それぞ
れ例えば０．２５μｍであり、ゲート電極１１ｂ，１２
はそれぞれＳＴＩ上に延在している。それぞれの素子形
成領域２ｂ，２ｂの表面には、ゲート電極１１ｂ，ゲー
ト電極１２に自己整合的に、逆導電型のソース・ドレイ
ン領域（図に明示せず）が設けられている。ソース・ド
レイン領域の接合の深さは例えば０．１μｍ程度であ
る。
【００３０】ゲート電極１１ｂがＳＴＩ上に延在した部
分での一部には、第２のシャロートレンチ６ｂが設けら
れている。シャロートレンチ６ｂは、ＳＴＩと素子形成
領域２ａとの境界において、素子形成領域２ａと接続し
ている。さらに、シャロートレンチ６ｂは、素子形成領
域２ａを取り囲む姿態を有している。シャロートレンチ
６ｂの側面の一部はＳＴＩと素子形成領域２ａとの境界
をなすシリコン基板１の表面からなり、この部分のシリ
コン基板１の表面にもゲート酸化膜７が形成されてい
る。シャロートレンチ６ｂの深さは、シャロートレンチ
３の深さより十分に浅く（例えば５０ｎｍ程度）、さら
に、ソース・ドレイン領域の接合の深さより浅いことが
好ましい。
分での一部には、第２のシャロートレンチ６ｂが設けら
れている。シャロートレンチ６ｂは、ＳＴＩと素子形成
領域２ａとの境界において、素子形成領域２ａと接続し
ている。さらに、シャロートレンチ６ｂは、素子形成領
域２ａを取り囲む姿態を有している。シャロートレンチ
６ｂの側面の一部はＳＴＩと素子形成領域２ａとの境界
をなすシリコン基板１の表面からなり、この部分のシリ
コン基板１の表面にもゲート酸化膜７が形成されてい
る。シャロートレンチ６ｂの深さは、シャロートレンチ
３の深さより十分に浅く（例えば５０ｎｍ程度）、さら
に、ソース・ドレイン領域の接合の深さより浅いことが
好ましい。
【００３１】本第２の実施例の第２のシャロートレンチ
６ｂは、本第１の実施の形態の上記第１の実施例に用い
たフォトレジスト膜パターンと相違して、素子形成領域
２ａを内包する姿態の開口部を有したフォトレジスト膜
パターンをマスクにした異方性エッチングにより、形成
される。その他の製造方法は、上記第１の実施例と同じ
である。
６ｂは、本第１の実施の形態の上記第１の実施例に用い
たフォトレジスト膜パターンと相違して、素子形成領域
２ａを内包する姿態の開口部を有したフォトレジスト膜
パターンをマスクにした異方性エッチングにより、形成
される。その他の製造方法は、上記第１の実施例と同じ
である。
【００３２】本第２の実施例は、上記第１の実施例の有
した効果を有している。
した効果を有している。
【００３３】上記第１の実施の形態における第２のシャ
ロートレンチは異方性エッチングにより形成されている
が、本発明における第２のシャロートレンチの形成はこ
れに限定されるものではない。本発明の第２の実施の形
態における第２のシャロートレンチは、少なくとも等方
性エッチングを含んだ加工方法により形成される。
ロートレンチは異方性エッチングにより形成されている
が、本発明における第２のシャロートレンチの形成はこ
れに限定されるものではない。本発明の第２の実施の形
態における第２のシャロートレンチは、少なくとも等方
性エッチングを含んだ加工方法により形成される。
【００３４】半導体装置の平面模式図である図７（ａ）
および図７（ａ）のＡＡ線での半導体装置の断面模式図
である図７（ｂ）と、半導体装置の製造工程の平面模式
図である図８と、図８のＡＡ線での半導体装置の製造工
程の断面模式図である図９とを併せて参照すると、本発
明の第２の実施の形態の第１の実施例による半導体装置
は、以下のとおりに形成される。
および図７（ａ）のＡＡ線での半導体装置の断面模式図
である図７（ｂ）と、半導体装置の製造工程の平面模式
図である図８と、図８のＡＡ線での半導体装置の製造工
程の断面模式図である図９とを併せて参照すると、本発
明の第２の実施の形態の第１の実施例による半導体装置
は、以下のとおりに形成される。
【００３５】まず、上記第１の実施の形態の上記第１の
実施例と同様の方法により、一導電型のシリコン基板１
の表面に、熱酸化により例えば１０ｎｍ程度の膜厚のパ
ッド酸化膜（図示せず）を形成し、気相成長により例え
ば０．１μｍ程度の膜厚の窒化シリコン膜（図示せず）
を形成する。窒化シリコン膜およびパッド酸化膜を順次
パターニングして、素子形成領域２ａ，２ｂ上のみにパ
ッド酸化膜および窒化シリコン膜を残置する。これらの
窒化シリコン膜をマスクに用いてシリコン基板１の異方
性エッチングを行ない、シリコン基板１の表面に深さが
０．５μｍ程度のシャロートレンチ３を形成する。気相
成長により全面に（例えば酸化シリコン膜からなる）絶
縁膜が形成され、残置された窒化シリコン膜をストッパ
にしてこの絶縁膜にＣＭＰが施されて、シャロートレン
チ３を充填する埋め込み絶縁膜４が形成される。窒化シ
リコン膜が例えば熱燐酸によれ除去され、さらに、パッ
ド酸化膜（および埋め込み絶縁膜の表面の一部）がフッ
酸系のウェットエッチングにより除去される。埋め込み
絶縁膜４の上面は、素子形成領域２ａ，２ｂの表面より
例えば８０ｎｍ前後高くなっている〔図８（ａ），図９
（ａ）〕。
実施例と同様の方法により、一導電型のシリコン基板１
の表面に、熱酸化により例えば１０ｎｍ程度の膜厚のパ
ッド酸化膜（図示せず）を形成し、気相成長により例え
ば０．１μｍ程度の膜厚の窒化シリコン膜（図示せず）
を形成する。窒化シリコン膜およびパッド酸化膜を順次
パターニングして、素子形成領域２ａ，２ｂ上のみにパ
ッド酸化膜および窒化シリコン膜を残置する。これらの
窒化シリコン膜をマスクに用いてシリコン基板１の異方
性エッチングを行ない、シリコン基板１の表面に深さが
０．５μｍ程度のシャロートレンチ３を形成する。気相
成長により全面に（例えば酸化シリコン膜からなる）絶
縁膜が形成され、残置された窒化シリコン膜をストッパ
にしてこの絶縁膜にＣＭＰが施されて、シャロートレン
チ３を充填する埋め込み絶縁膜４が形成される。窒化シ
リコン膜が例えば熱燐酸によれ除去され、さらに、パッ
ド酸化膜（および埋め込み絶縁膜の表面の一部）がフッ
酸系のウェットエッチングにより除去される。埋め込み
絶縁膜４の上面は、素子形成領域２ａ，２ｂの表面より
例えば８０ｎｍ前後高くなっている〔図８（ａ），図９
（ａ）〕。
【００３６】次に、矩形状の開口部を有したフォトレジ
スト膜パターン２２が形成される。このフォトレジスト
膜パターン２２の開口部は、上記第１の実施の形態の上
記第１の実施例のフォトレジスト膜パターン２１の開口
部と相違して、ＳＴＩ上に延在した部分の第１のゲート
電極の形成領域の一部を横断し，素子形成領域２ａから
所要の間隔を有して離間した矩形状の姿態を有してい
る。
スト膜パターン２２が形成される。このフォトレジスト
膜パターン２２の開口部は、上記第１の実施の形態の上
記第１の実施例のフォトレジスト膜パターン２１の開口
部と相違して、ＳＴＩ上に延在した部分の第１のゲート
電極の形成領域の一部を横断し，素子形成領域２ａから
所要の間隔を有して離間した矩形状の姿態を有してい
る。
【００３７】続いて、フォトレジスト膜パターン２２を
マスクに用い，少なくとも素子形成領域２ａの縁端部に
達するまで埋め込み絶縁膜４が等方性エッチングされ
て、第２のシャロートレンチ６ｃが形成される。ＡＡ線
の垂直断面でのシャロートレンチ６ｃの（側面に対応す
る面の）断面は、概ね円弧になっている。シャロートレ
ンチ６ｃの深さは、例えば５０ｎｍ程度であるが、（上
記第１の実施の形態の）シャロートレンチ６ａ，６ｂに
対するよりも制約よりも多少緩やかになる〔図８
（ｂ），図９（ｂ）〕。
マスクに用い，少なくとも素子形成領域２ａの縁端部に
達するまで埋め込み絶縁膜４が等方性エッチングされ
て、第２のシャロートレンチ６ｃが形成される。ＡＡ線
の垂直断面でのシャロートレンチ６ｃの（側面に対応す
る面の）断面は、概ね円弧になっている。シャロートレ
ンチ６ｃの深さは、例えば５０ｎｍ程度であるが、（上
記第１の実施の形態の）シャロートレンチ６ａ，６ｂに
対するよりも制約よりも多少緩やかになる〔図８
（ｂ），図９（ｂ）〕。
【００３８】上記フォトレジスト膜パターン２２が除去
された後、熱酸化により例えば５ｎｍ程度の膜厚のゲー
ト酸化膜７が形成される。このとき、素子形成領域２ａ
のシャロートレンチ６ｃに隣接した側面にも、概ね５ｎ
ｍ程度の膜厚のゲート酸化膜７が形成される。この部分
での実効的なゲート酸化膜の膜厚は、（ゲート酸化膜７
に残置した埋め込み絶縁膜４が重なるため）シャロート
レンチ６ｃの上端に比べて深くなるほど厚くなる〔図８
（ｃ），図９（ｃ）〕。
された後、熱酸化により例えば５ｎｍ程度の膜厚のゲー
ト酸化膜７が形成される。このとき、素子形成領域２ａ
のシャロートレンチ６ｃに隣接した側面にも、概ね５ｎ
ｍ程度の膜厚のゲート酸化膜７が形成される。この部分
での実効的なゲート酸化膜の膜厚は、（ゲート酸化膜７
に残置した埋め込み絶縁膜４が重なるため）シャロート
レンチ６ｃの上端に比べて深くなるほど厚くなる〔図８
（ｃ），図９（ｃ）〕。
【００３９】その後、例えば１００ｎｍ程度の膜厚のＮ
型の多結晶シリコン膜に例えば膜厚１００ｎｍ程度のタ
ングステンシリサイド膜が積層された導電体膜が全面に
形成され、この導電体膜がパターニングされてゲート電
極１１ｃ，１２が形成される。続いて、ゲート電極１１
ｃ，１２をマスクにした逆導電型の不純物のイオン注入
と熱処理とが行なわれて、素子形成領域２ａ，２ｂの表
面にそれぞれ逆導電型のソース・ドレイン領域（図に明
示せず）が形成される〔図７〕。
型の多結晶シリコン膜に例えば膜厚１００ｎｍ程度のタ
ングステンシリサイド膜が積層された導電体膜が全面に
形成され、この導電体膜がパターニングされてゲート電
極１１ｃ，１２が形成される。続いて、ゲート電極１１
ｃ，１２をマスクにした逆導電型の不純物のイオン注入
と熱処理とが行なわれて、素子形成領域２ａ，２ｂの表
面にそれぞれ逆導電型のソース・ドレイン領域（図に明
示せず）が形成される〔図７〕。
【００４０】本第２の実施の形態の本第１の実施例は、
上記第１の実施の形態よりＶｔの絶対値の低減が多少少
なくなるものの、上記第１の実施の形態の有した効果の
同様の効果を有している。一方、本第２の実施の形態の
本第１の実施例は、上記第１の実施の形態に比べて、第
１のゲート電極の加工性が優れている。
上記第１の実施の形態よりＶｔの絶対値の低減が多少少
なくなるものの、上記第１の実施の形態の有した効果の
同様の効果を有している。一方、本第２の実施の形態の
本第１の実施例は、上記第１の実施の形態に比べて、第
１のゲート電極の加工性が優れている。
【００４１】本第２の実施の形態の上記第１の実施例に
おいて、フォトレジスト膜パターン２２の開口部を、素
子形成領域２ａから所要の間隔を有して離間して、素子
形成領域２ａの周囲を取り囲むような姿態に形成するな
らば、上記第１の実施の形態の上記第２の実施例と同様
に、断面形状がシャロートレンチ６ｃと同じ形状で素子
形成領域２ａに隣接してこれを取り囲む第２のシャロー
トレンチを形成することができる。
おいて、フォトレジスト膜パターン２２の開口部を、素
子形成領域２ａから所要の間隔を有して離間して、素子
形成領域２ａの周囲を取り囲むような姿態に形成するな
らば、上記第１の実施の形態の上記第２の実施例と同様
に、断面形状がシャロートレンチ６ｃと同じ形状で素子
形成領域２ａに隣接してこれを取り囲む第２のシャロー
トレンチを形成することができる。
【００４２】半導体装置の製造工程の断面模式図である
図１０を参照すると、本第２の実施の形態の第２の実施
例による半導体装置は、以下のとおりに形成される。
図１０を参照すると、本第２の実施の形態の第２の実施
例による半導体装置は、以下のとおりに形成される。
【００４３】まず、本第２の実施の形態の上記第１の実
施例と同様の方法により、第１のシャロートレンチ３，
埋め込み絶縁膜４を形成し、図示しない窒化シリコン
膜，パッド酸化膜を順次除去し、（フォトレジスト膜パ
ターン２２と同様の開口部を有する）フォトレジスト膜
パターン２３を形成する。
施例と同様の方法により、第１のシャロートレンチ３，
埋め込み絶縁膜４を形成し、図示しない窒化シリコン
膜，パッド酸化膜を順次除去し、（フォトレジスト膜パ
ターン２２と同様の開口部を有する）フォトレジスト膜
パターン２３を形成する。
【００４４】続いて、本第２の実施の形態の上記第１の
実施例と相違して、フォトレジスト膜パターン２３をマ
スクに用いて、少なくとも素子形成領域２ａの縁端部に
達するまで埋め込み絶縁膜４に対して等方性エッチング
と異方性エッチングとを交互に行なって、埋め込み絶縁
膜４に第２のシャロートレンチ６ｄを形成する。ＡＡ線
の垂直断面でのシャロートレンチ６ｄの（側面に対応す
る面の）断面は、概ね楕円弧になっている。シャロート
レンチ６ｄの深さは、例えば５０ｎｍ程度であるが、上
記シャロートレンチ６ｃと同様に、（上記第１の実施の
形態の）シャロートレンチ６ａ，６ｂに対するよりも制
約よりも多少緩やかになる〔図１０（ａ）〕。
実施例と相違して、フォトレジスト膜パターン２３をマ
スクに用いて、少なくとも素子形成領域２ａの縁端部に
達するまで埋め込み絶縁膜４に対して等方性エッチング
と異方性エッチングとを交互に行なって、埋め込み絶縁
膜４に第２のシャロートレンチ６ｄを形成する。ＡＡ線
の垂直断面でのシャロートレンチ６ｄの（側面に対応す
る面の）断面は、概ね楕円弧になっている。シャロート
レンチ６ｄの深さは、例えば５０ｎｍ程度であるが、上
記シャロートレンチ６ｃと同様に、（上記第１の実施の
形態の）シャロートレンチ６ａ，６ｂに対するよりも制
約よりも多少緩やかになる〔図１０（ａ）〕。
【００４５】上記フォトレジスト膜パターン２３が除去
された後、本第２の実施の形態の上記第１の実施例と同
様に、熱酸化により例えば５ｎｍ程度の膜厚のゲート酸
化膜７が形成される。このとき、素子形成領域２ａのシ
ャロートレンチ６ｄに隣接した側面にも、概ね５ｎｍ程
度の膜厚のゲート酸化膜７が形成される。この部分での
実効的なゲート酸化膜の膜厚は、（ゲート酸化膜７に残
置した埋め込み絶縁膜４が重なるため）シャロートレン
チ６ｄの上端に比べて深くなるほど厚くなる〔図１０
（ｂ）〕。
された後、本第２の実施の形態の上記第１の実施例と同
様に、熱酸化により例えば５ｎｍ程度の膜厚のゲート酸
化膜７が形成される。このとき、素子形成領域２ａのシ
ャロートレンチ６ｄに隣接した側面にも、概ね５ｎｍ程
度の膜厚のゲート酸化膜７が形成される。この部分での
実効的なゲート酸化膜の膜厚は、（ゲート酸化膜７に残
置した埋め込み絶縁膜４が重なるため）シャロートレン
チ６ｄの上端に比べて深くなるほど厚くなる〔図１０
（ｂ）〕。
【００４６】その後、例えば１００ｎｍ程度の膜厚のＮ
型の多結晶シリコン膜に例えば膜厚１００ｎｍ程度のタ
ングステンシリサイド膜が積層された導電体膜が全面に
形成され、この導電体膜がパターニングされてゲート電
極１１ｄ，１２が形成される。続いて、ゲート電極１１
ｄ，１２をマスクにした逆導電型の不純物のイオン注入
と熱処理とが行なわれて、素子形成領域２ａ，２ｂの表
面にそれぞれ逆導電型のソース・ドレイン領域（図に明
示せず）が形成される〔図１０（ｃ）〕。
型の多結晶シリコン膜に例えば膜厚１００ｎｍ程度のタ
ングステンシリサイド膜が積層された導電体膜が全面に
形成され、この導電体膜がパターニングされてゲート電
極１１ｄ，１２が形成される。続いて、ゲート電極１１
ｄ，１２をマスクにした逆導電型の不純物のイオン注入
と熱処理とが行なわれて、素子形成領域２ａ，２ｂの表
面にそれぞれ逆導電型のソース・ドレイン領域（図に明
示せず）が形成される〔図１０（ｃ）〕。
【００４７】本第２の実施の形態の本第２の実施例は、
本第２の実施の形態の上記第１の実施例の有した効果を
有している。
本第２の実施の形態の上記第１の実施例の有した効果を
有している。
【００４８】
【発明の効果】以上説明したように、本発明のＭＯＳト
ランジスタのシャロートレンチ分離領域の形成方法を採
用して第２のシャロートレンチを形成することにより、
ＭＯＳトランジスタを含んでなる半導体装置において、
消費電力の急激な上昇を抑制して高速化が達成できる。
さらに、次世代の露光技術を採用せずに、ラッチアップ
耐量の低下を抑制しながら、消費電力の急激な上昇を抑
制して高速化を達成することが容易になる。
ランジスタのシャロートレンチ分離領域の形成方法を採
用して第２のシャロートレンチを形成することにより、
ＭＯＳトランジスタを含んでなる半導体装置において、
消費電力の急激な上昇を抑制して高速化が達成できる。
さらに、次世代の露光技術を採用せずに、ラッチアップ
耐量の低下を抑制しながら、消費電力の急激な上昇を抑
制して高速化を達成することが容易になる。
【図１】本発明の第１の実施の形態の第１の実施例の平
面模式図および断面模式図である。
面模式図および断面模式図である。
【図２】上記第１の実施の形態の上記第１の実施例の製
造工程の平面模式図である。
造工程の平面模式図である。
【図３】上記第１の実施の形態の上記第１の実施例の製
造工程の断面模式図であり、図２のＡＡ線での製造工程
の断面模式図である。
造工程の断面模式図であり、図２のＡＡ線での製造工程
の断面模式図である。
【図４】上記第１の実施の形態の上記第１の実施例の効
果を説明するためのＩｄｓ−Ｖｇｓ特性の模式的なグラ
フである。
果を説明するためのＩｄｓ−Ｖｇｓ特性の模式的なグラ
フである。
【図５】上記第１の実施の形態の上記第１の実施例の効
果を説明するための図であり、Ｖｂｂをパラメータとし
たＩｄｓ−Ｖｇｓのグラフである。
果を説明するための図であり、Ｖｂｂをパラメータとし
たＩｄｓ−Ｖｇｓのグラフである。
【図６】上記第１の実施の形態の第２の実施例の平面模
式図および断面模式図である。
式図および断面模式図である。
【図７】本発明の第２の実施の形態の第１の実施例の平
面模式図および断面模式図である。
面模式図および断面模式図である。
【図８】上記第２の実施の形態の上記第１の実施例の製
造工程の平面模式図である。
造工程の平面模式図である。
【図９】上記第２の実施の形態の上記第１の実施例の製
造工程の断面模式図である。
造工程の断面模式図である。
【図１０】上記第２の実施の形態の第２の実施例の製造
工程の断面模式図である。
工程の断面模式図である。
【図１１】従来の半導体装置を声明するための平面模式
図および断面模式図である。
図および断面模式図である。
１ 一導電型のシリコン基板 ２，２ａ，２ｂ 素子形成領域 ３，６ａ，６ｂ，６ｃ，６ｄ シャロートレンチ ４ 埋め込み絶縁膜 ７ ゲート酸化膜 １１ａ，１１ｂ，１１ｃ，１１ｄ，１２，１２ａ ゲ
ート電極 ２１，２２，２３ フォトレジスト膜パターン
ート電極 ２１，２２，２３ フォトレジスト膜パターン
フロントページの続き Ｆターム(参考） 5F032 AA34 AA39 AA44 AA67 CA17 DA12 DA24 DA25 DA34 DA53 DA78 5F040 DA01 DA02 DA27 DB01 DC01 EC01 EC07 EC13 EK05 FC10 FC21 FC23 5F048 AA04 AB03 AC01 AC03 BA01 BB01 BB05 BB08 BD01 BD07 BG14
Claims (7)
- 【請求項１】 シリコン基板の表面の第１および第２の
素子形成領域の周辺に、異方性エッチングにより第１の
深さを有した第１のシャロートレンチを形成し、該第１
のシャロートレンチに埋め込み絶縁膜を埋め込む工程
と、 前記第１の素子形成領域に形成される第１のゲート電極
形成領域において、該第１の素子形成領域と前記埋め込
み絶縁膜との境界を含んだ該第１のゲート電極形成領域
の該埋め込み絶縁膜への延在部の少なくとも一部に、該
第１のゲート電極形成領域より広い幅を有した開口部を
有し、さらに、前記第２の素子形成領域と該第２の素子
形成領域に形成される第２のゲート電極形成領域とを覆
う姿態を有したフォトレジスト膜パターンを形成する工
程と、 前記フォトレジスト膜パターンをマスクにした前記埋め
込み絶縁膜の異方性エッチングにより、前記第１の深さ
より浅い第２の深さを有した第２のシャロートレンチを
該埋め込み絶縁膜に形成する工程と、 熱酸化によりゲート酸化膜を形成し、該ゲート酸化膜を
介して前記第１，第２の素子形成領域の表面上に第１，
第２のゲート電極を形成し、ソース・ドレイン領域を形
成する工程とを有することを特徴とするＭＯＳトランジ
スタのシャロートレンチ分離領域の形成方法。 - 【請求項２】 前記フォトレジスト膜パターンの開口部
が、前記第１のゲート電極形成領域より広い幅で前記第
１の素子形成領域の表面を横断する矩形状の姿態を有す
る請求項１記載のＭＯＳトランジスタのシャロートレン
チ分離領域の形成方法。 - 【請求項３】 前記第１の素子形成領域の全表面が前記
フォトレジスト膜パターンの開口部に含まれている請求
項１記載のＭＯＳトランジスタのシャロートレンチ分離
領域の形成方法。 - 【請求項４】 シリコン基板の表面の第１および第２の
素子形成領域の周辺に、異方性エッチングにより第１の
深さを有した第１のシャロートレンチを形成し、該第１
のシャロートレンチに埋め込み絶縁膜を埋め込む工程
と、 前記第１の素子形成領域に形成される第１のゲート電極
形成領域において、該第１の素子形成領域と前記埋め込
み絶縁膜との境界から所要の間隔を有して離間した該第
１のゲート電極形成領域の該埋め込み絶縁膜への延在部
の少なくとも一部に、該第１のゲート電極形成領域より
広い幅を有した開口部を有し、さらに、前記第２の素子
形成領域と該第２の素子形成領域に形成される第２のゲ
ート電極形成領域とを覆う姿態を有したフォトレジスト
膜パターンを形成する工程と、 前記フォトレジスト膜パターンをマスクにした前記埋め
込み絶縁膜の等方性エッチングにより、前記第１の深さ
より浅い第２の深さを有した第２のシャロートレンチを
該埋め込み絶縁膜に形成する工程と、 熱酸化によりゲート酸化膜を形成し、該ゲート酸化膜を
介して前記第１，第２の素子形成領域の表面上に第１，
第２のゲート電極を形成し、ソース・ドレイン領域を形
成する工程とを有することを特徴とするＭＯＳトランジ
スタのシャロートレンチ分離領域の形成方法。 - 【請求項５】 前記フォトレジスト膜パターンの開口部
が、前記所要の間隔を有して前記第１の素子形成領域の
周辺を取り囲む姿態を有する請求項４記載のＭＯＳトラ
ンジスタのシャロートレンチ分離領域の形成方法。 - 【請求項６】 シリコン基板の表面の第１および第２の
素子形成領域の周辺に、異方性エッチングにより第１の
深さを有した第１のシャロートレンチを形成し、該第１
のシャロートレンチに埋め込み絶縁膜を埋め込む工程
と、 前記第１の素子形成領域に形成される第１のゲート電極
形成領域において、該第１の素子形成領域と前記埋め込
み絶縁膜との境界から所要の間隔を有して離間した該第
１のゲート電極形成領域の該埋め込み絶縁膜への延在部
の少なくとも一部に、該第１のゲート電極形成領域より
広い幅を有した開口部を有し、さらに、前記第２の素子
形成領域と該第２の素子形成領域に形成される第２のゲ
ート電極形成領域とを覆う姿態を有したフォトレジスト
膜パターンを形成する工程と、 前記フォトレジスト膜パターンをマスクにして、前記埋
め込み絶縁膜に対して等方性エッチングと異方性エッチ
ングとを交互に行なって、前記第１の深さより浅い第２
の深さを有した第２のシャロートレンチを該埋め込み絶
縁膜に形成する工程と、 熱酸化によりゲート酸化膜を形成し、該ゲート酸化膜を
介して前記第１，第２の素子形成領域の表面上に第１，
第２のゲート電極を形成し、ソース・ドレイン領域を形
成する工程とを有することを特徴とするＭＯＳトランジ
スタのシャロートレンチ分離領域の形成方法。 - 【請求項７】 前記フォトレジスト膜パターンの開口部
が、前記所要の間隔を有して前記第１の素子形成領域の
周辺を取り囲む姿態を有する請求項６記載のＭＯＳトラ
ンジスタのシャロートレンチ分離領域の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000157125A JP2001338987A (ja) | 2000-05-26 | 2000-05-26 | Ｍｏｓトランジスタのシャロートレンチ分離領域の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000157125A JP2001338987A (ja) | 2000-05-26 | 2000-05-26 | Ｍｏｓトランジスタのシャロートレンチ分離領域の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001338987A true JP2001338987A (ja) | 2001-12-07 |
Family
ID=18661809
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000157125A Pending JP2001338987A (ja) | 2000-05-26 | 2000-05-26 | Ｍｏｓトランジスタのシャロートレンチ分離領域の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001338987A (ja) |
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-
2000
- 2000-05-26 JP JP2000157125A patent/JP2001338987A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20031021 |