JP5991201B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP5991201B2
JP5991201B2 JP2013000498A JP2013000498A JP5991201B2 JP 5991201 B2 JP5991201 B2 JP 5991201B2 JP 2013000498 A JP2013000498 A JP 2013000498A JP 2013000498 A JP2013000498 A JP 2013000498A JP 5991201 B2 JP5991201 B2 JP 5991201B2
Authority
JP
Japan
Prior art keywords
layer
semiconductor device
cavity
gate electrode
drain electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2013000498A
Other languages
English (en)
Other versions
JP2014132617A (ja
Inventor
高橋　剛
剛 高橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2013000498A priority Critical patent/JP5991201B2/ja
Publication of JP2014132617A publication Critical patent/JP2014132617A/ja
Application granted granted Critical
Publication of JP5991201B2 publication Critical patent/JP5991201B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)

Description

本発明は、半導体装置及び半導体装置の製造方法に関する。
従来、高電子移動度トランジスタ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）が用いられている。
ＨＥＭＴは、例えばＩｎＰ等の化合物半導体を用いて形成される電界効果型の半導体装置であり、優れた高速特性及び低雑音特性を有する。
高速特性を有するＨＥＭＴは、例えば光通信システムの信号処理回路、又はその他の高速デジタル回路に応用されている。また、低雑音特性を有するＨＥＭＴは、マイクロ波やミリ波帯での増幅器への応用も期待されている。
特開２００５−１０１２３４号公報 特開２００７−２７２３２号公報
ＨＥＭＴの増幅率を向上する手法として、例えば、ゲート長の縮小、ゲート・ドレイン間容量の低減又はドレインコンダクタンスの低減等が挙げられる。
この内、ゲート・ドレイン間容量を低減する手法として、ドレイン側リセスを拡張すること又はゲート電極とドレイン電極と間の寄生容量を低減すること等が挙げられる。
こられの考えに基づいて、ゲート・ドレイン間の容量を低減することが試みられているが、容量の低減には限界があった。
そこで、本明細書では、ゲート・ドレイン間の容量を低減する半導体装置を提供することを目的とする。
また、本明細書では、ゲート・ドレイン間の容量を低減する半導体装置の製造方法を提供することを目的とする。
本明細書に開示する半導体装置の一形態によれば、チャネル層と、上記チャネル層上に配置された電子供給層と、上記電子供給層上に配置されたゲート電極と、上記ゲート電極を挟んで、上記電子供給層上に配置されるソース電極及びドレイン電極と、上記チャネル層の下方に配置されて上記チャネル層を支持し、上記ゲート電極の上記ドレイン電極側端部直下に位置する第１部分と、上記ドレイン電極の上記ゲート電極側端部直下に位置する第２部分と、上記第１部分と上記第２部分との間にのみ位置する空洞とを有し、上記チャネル層の下方に配置され上記チャネル層を支持する支持層と、を備える。
上述した本明細書に開示する半導体装置の一形態によれば、ゲート・ドレイン間の容量を低減できる。
また、上述した本明細書に開示する半導体装置の製造方法の一形態によれば、ゲート・ドレイン間の容量を低減した半導体装置を製造できる。
本発明の目的及び効果は、特に請求項において指摘される構成要素及び組み合わせを用いることによって認識され且つ得られるだろう。
前述の一般的な説明及び後述の詳細な説明の両方は、例示的及び説明的なものであり、特許請求の範囲に記載されている本発明を制限するものではない。
従来の半導体装置を説明する図である。 本明細書に開示する半導体装置の第１実施形態の断面図を示す。 （Ａ）は、本明細書に開示する半導体装置の第１実施形態の他の断面図を示しており、（Ｂ）は、平面図を示す。 第１実施形態の変形例１を示す図である。 第１実施形態の変形例２を示す図である。 第１実施形態の変形例３を示す図である。 （Ａ）は、本明細書に開示する半導体装置の第２実施形態の断面図を示しており、（Ｂ）は、平面図を示す。 本明細書に開示する半導体装置の製造方法の第１実施形態の工程（その１）を示す図である。 本明細書に開示する半導体装置の製造方法の第１実施形態の工程（その２）を示す図である。 本明細書に開示する半導体装置の製造方法の第１実施形態の工程（その３）を示す図である。 本明細書に開示する半導体装置の製造方法の第１実施形態の工程（その４）を示す図である。 本明細書に開示する半導体装置の製造方法の第１実施形態の工程（その５）を示す図である。 本明細書に開示する半導体装置の製造方法の第１実施形態の工程（その６）を示す図である。 本明細書に開示する半導体装置の製造方法の第２実施形態の工程（その１）を示す図である。 本明細書に開示する半導体装置の製造方法の第２実施形態の工程（その２）を示す図である。 本明細書に開示する半導体装置の製造方法の第２実施形態の工程（その３）を示す図である。 本明細書に開示する半導体装置の製造方法の第２実施形態の工程（その４）を示す図である。 本明細書に開示する半導体装置の製造方法の第２実施形態の工程（その５）を示す図である。 本明細書に開示する半導体装置の製造方法の第２実施形態の工程（その６）を示す図である。
以下、本明細書で開示する半導体装置の好ましい実施形態を、図を参照して説明する。但し、本発明の技術範囲はそれらの実施形態に限定されず、特許請求の範囲に記載された発明とその均等物に及ぶものである。
本発明の発明者は、従来のＨＥＭＴにおいて、ゲート・ドレイン間の容量に寄与する要因を調べた。
図１は、従来の半導体装置を説明する図である。
高電子移動度トランジスタ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）である従来の半導体装置１００は、基板１１１と、基板１１１上に配置されたバッファ層１１３と、バッファ層１１３上に配置されたチャネル層１１４と、チャネル層１１４上に配置された電子供給層１１５とを備える。各層は化合物半導体により形成される。また、半導体装置１００は、電子供給層１１５上に配置されたゲート電極１１９と、ゲート電極１１９を挟んで、電子供給層上にキャップ層１１６ａ、１１６ｂを介して配置されるソース電極１１７及びドレイン電極１１８とを備える。
動作中の半導体装置１００では、ゲート電極１１９と、ソース電極１１７又はドレイン電極１１８との間の電圧差に基づいて、バッファ層１１３及びチャネル層１１４及び電子供給層１１５内に電場が生じる。化合物半導体である各層の比誘電率は、例えば、１０以上である。図１では、電場を電気力線Ｅで示している。
ゲート電極１１９とドレイン電極１１８との間に生じる電場は、ゲート・ドレイン間の容量に寄与する。
そこで、本発明者は、バッファ層に空洞を設けることにより、ゲート電極とドレイン電極との間の比誘電率を低減して、バッファ層で生じる容量を減少させることに想到した。
図２は、本明細書に開示する半導体装置の第１実施形態の断面図を示す。図３（Ａ）は、本明細書に開示する半導体装置の第１実施形態の他の断面図を示しており、図３（Ｂ）は、平面図を示す。ここで、図２は、図３（Ｂ）のＸ１−Ｘ１線断面図であり、図３（Ａ）は、図３（Ｂ）のＸ２−Ｘ２線断面図である。
ＨＥＭＴである本明細書に開示する半導体装置１０は、基板１１と、基板１１上に配置されたエッチングストッパ層１２と、エッチングストッパ層１２上に配置されたバッファ層１３と、バッファ層１３上に配置されたチャネル層１４と、チャネル層１４上に配置された電子供給層１５とを備える。各層は化合物半導体により形成され得る。また、半導体装置１０は、電子供給層１５上に配置されたゲート電極１９と、ゲート電極１９を挟んで、電子供給層１５上にキャップ層１６ａ、１６ｂを介して配置されるソース電極１７及びドレイン電極１８とを備える。
バッファ層１３は、チャネル層１４の下方に配置されてチャネル層１４を支持すると共に、ゲート電極１９に対して、ドレイン電極１８側に偏って位置する空洞２０を有する。
本明細書では、バッファ層１３がチャネル層１４の下方に配置されることには、バッファ層１３がチャネル層１４と隣接して配置されることが含まれる。
空洞２０には、例えば空気（比誘電率は約１）のような、化合物半導体よりも比誘電率の低い誘電体が充填されることが好ましい。
このように、本明細書に開示する半導体装置１０は、ゲート電極１９とドレイン電極１８との間のバッファ層１３の部分に空洞２０を設け、この部分の比誘電率を低減することにより分極を下げて、ゲート・ドレイン間の容量を減少させる。
一方、電気的に能動的な機能を有するチャネル層１４及び電子供給層１５には、空洞を設けないことが、半導体装置１０の動作を損なわない観点から好ましい。
半導体装置１０について、更に、以下に説明する。
半導体装置１０では、チャネル層１４及び電子供給層１５を有するメサ部１０ａが、バッファ層１４に配置される。
電子供給層１５は、ｎ型のドーパントが均一に添加されており、電子をチャネル層１４に供給する。
チャネル層１４は、電子供給層１５から電子が供給され、電子供給層１５との界面近傍に２次元電子ガス層が形成されて、電子走行層として働く。
ゲート電極１９は、電子供給層１５に立設しているゲート脚部１９ａと、ゲート脚部１９ａ上に配置され、ソース電極１７及びドレイン電極１８の両方向に向かって延出するゲート傘部１９ｂとを有する。ゲート脚部１９ａは、電子供給層１５とショットキー接触している。
キャップ層１６ａ、１６ｂは、チャネル層１４に形成された２次元電子ガス層と、ソース電極１７又はドレイン電極１８とが、オーミック接触を得るように、電子供給層１５とソース電極１７又はドレイン電極１８との電気伝導性を向上する。
電子供給層１５とキャップ層１６ａ、１６ｂとの間には、電子供給層１５からキャップ層１６ａ、１６ｂへ電子が移動することを防止するバリア層が別体として配置されていても良い。本実施形態では、電子供給層１５は、バリア層の機能も有している。
バッファ層１３は、基板１１上で生じる転位などの欠陥を緩和する機能を有する。
エッチングストッパ層１２は、詳しくは後述するが、空洞２０を形成する際に、基板１１がエッチングされることを防止する。
次に、バッファ層１３に形成された空洞２０について、以下に更に説明する。
空洞２０の体積重心Ｈの位置は、ゲート電極１９のゲート脚部１９ａにおける電子供給層１５との接触面の重心Ｇの位置に対して、ドレイン電極１８側に位置していることが好ましい。
本実施形態では、空洞２０のゲート電極１９側の端の位置は、ゲート電極１９の下方に位置する。具体的には、空洞２０のゲート電極１９側の端の位置は、ゲート脚部１９ａのドレイン電極１８側の端の位置と一致している。
また、空洞２０のドレイン電極１８側の端の位置は、ドレイン電極１８の下方に位置する。具体的には、空洞２０のドレイン電極１８側の端の位置は、ドレイン電極１８のゲート電極１９側の端の位置と一致している。
また、空洞２０は、ゲート電極１９に対して、ソース電極１７側には配置されないことが、ゲート・ドレイン間の容量の増加を抑制する上で好ましい。これは、空洞２０が、ゲート電極１９に対して、ドレイン電極１８側にも延びていると、ゲート電極１９とドレイン電極１８間の電場強度が増加して、ゲート・ドレイン間の容量が増加するためである。
空洞２０内には、比誘電率が、８以下、好ましくは５以下、特に好ましくは３以下の誘電体が充填されることが好ましい。空洞２０内には、例えば、液状のポリイミド等の樹脂又は二酸化シリコン等の誘電体を、スピンオンコーティング法等を用いて充填することができる。空洞２０内に誘電体を充填すると、半導体装置１０の機械的強度を向上する観点からも好ましい。
図３（Ａ）及び図３（Ｂ）に示すように、ゲート電極１９とドレイン電極１８との間には、チャネル層１４及び電子供給層１５を貫通して空洞２０に達する複数の貫通孔２１が配置される。そのため、貫通孔２１の部分だけ、チャネル層１４及び電子供給層１５が除去されるので、ゲート・ドレイン間の容量の減少に寄与する。詳しくは後述するが、貫通孔２１は、バッファ層１３をエッチングして空洞２０を形成する際に用いられる。
空洞２０は、貫通孔２１に対して、ソース電極１７側及びドレイン電極１８側の両方向に向かってほぼ対称に延びている。これは、空洞２０が、貫通孔２１を用いて、バッファ層１３がエッチングされて形成されることに基づいている。
上述した本実施形態の半導体装置１０によれば、ゲート・ドレイン間の容量を低減して、増幅率を向上できる。
また、本実施形態の半導体装置１０によれば、空洞２０に隣接するチャネル層１４の部分では、空洞２０側からも空乏層が広がるので、チャネル層１４内に存在できるキャリア数が減少するため、ゲート・ドレイン間の耐電圧が向上する。
更に、本実施形態の半導体装置１０によれば、チャネル層１４として、高い電子移動度を有し且つ電子供給層１５又はバッファ層１３よりも格子定数の大きい材料を用いる場合に、チャネル層１４で高い電子移動度を得ることができる。これは、格子定数の大きいチャネル層１４には、電子供給層１５又はバッファ層１３から圧縮応力が働くので、本来の電子移動度よりも低い移動度で電子が移動する。しかし、空洞２０に隣接するチャネル層１４の部分では、圧縮応力が減少するため、本来の電子移動度に近い移動度で電子が移動できるようになるためである。
次に、上述した第１実施形態の変形例１〜３を、図面を参照して、以下に説明する。
図４は、第１実施形態の変形例１を示す図である。
本変型例では、空洞２０のドレイン電極１８側の端の位置は、ドレイン電極１８とゲート電極１９との間に、例えば、ドレイン電極とゲート電極との中間に位置する。
また、空洞２０のゲート電極１９側の端の位置は、ゲート電極１９の下方に位置する。具体的には、空洞２０のゲート電極１９側の端の位置は、ゲート傘部１９ｂのソース電極１７側の端の位置と一致している。
このように、半導体装置１０では、空洞２０がゲート電極１９に対してドレイン電極１８側に偏って位置していれば良く、バッファ層１３における空洞２０の位置は、望ましいゲート・ドレイン間の容量に応じて、適宜決定され得る。以下に説明する変形例２及び変形例３も、バッファ層１３における空洞２０の位置が上述した第１実施形態とは異なる例である。
図５は、第１実施形態の変形例２を示す図である。
本変型例では、空洞２０のドレイン電極１８側の端の位置は、ドレイン電極１８とゲート電極１９との間に位置する。
また、空洞２０のゲート電極１９側の端の位置は、ドレイン電極１８とゲート電極１９との間に位置する。
図６は、第１実施形態の変形例３を示す図である。
本変型例では、空洞２０のドレイン電極１８側の端の位置は、ドレイン電極１８とゲート電極１９との間に位置する。
また、空洞２０のゲート電極１９側の端の位置は、ソース電極１７とゲート電極１９との間に位置する。
このように、半導体装置１０では、空洞２０がゲート電極１９に対してドレイン電極１８側に偏って位置していれば良く、空洞２０のゲート電極１９側の端の位置は、ソース電極１７とゲート電極１９との間に位置していても良い。
次に、上述した半導体装置の第２実施形態を、図７（Ａ）及び図７（Ｂ）を参照しながら以下に説明する。第２実施形態について特に説明しない点については、上述の第１実施形態に関して詳述した説明が適宜適用される。
図７（Ａ）は、本明細書に開示する半導体装置の第２実施形態の断面図を示しており、図７（Ｂ）は、平面図を示す。図７（Ａ）は、図７（Ｂ）のＹ１−Ｙ１線断面図である。
本実施形態の半導体装置１０では、バッファ層１３は、エッチングストッパ層２３を介して、チャネル層１４の下方に配置されている。
バッファ層１３は、エッチングストッパ層２３を介して、チャネル層１４の下方に配置されてチャネル層１４を支持すると共に、ゲート電極１９に対して、ドレイン電極１８側に偏って位置する空洞２４を有する。
空洞２４の体積重心Ｈの位置は、ゲート電極１９のゲート脚部１９ａにおける電子供給層１５との接触面の重心Ｇの位置に対して、ドレイン電極１８側に位置していることが好ましい。
バッファ層１３は、上下２つのエッチングストッパ層１２，２３に挟まれている。従って、空洞２４は、２つのエッチングストッパ層１２，２３の間に配置される。
半導体装置１０では、空洞２４のドレイン電極１８側の端（図示せず）の位置は、ドレイン電極１８に対して、ゲート電極１９とは反対側に位置する。空洞２４は、貫通孔２５に対して、ソース電極１７側及びソース電極１７側とは反対側の方向に向かってほぼ対称に延びている。
空洞２４のゲート電極１９側の端の位置は、ゲート電極１９の下方に位置する。具体的には、空洞２４のゲート電極１９側の端の位置は、ゲート傘部１９ｂのソース電極１７側の端の位置と一致している。
図７（Ｂ）に示すように、空洞２４は、メサ部１０ａの下方から、ドレイン電極１８の外方に向かって延びている。具体的には、空洞２４は、空洞２４のゲート電極１９側の端の位置から、ドレイン電極１８の下方を通って、ドレイン電極１８の外方に向かって延びている。
本実施形態では、貫通孔２５は、メサ部１０ａにおけるドレイン電極１８が形成された側の周囲のエッチングストッパ層２３の部分に形成される。貫通孔２５は、平面視して、メサ部１０ａにおけるドレイン電極１８が形成された側の部分を囲むように、エッチングストッパ層２３に形成される。
次に、上述した本明細書に開示する半導体装置の製造方法の好ましい第１実施形態について、図面を参照しならが、以下に説明する。
本実施形態は、図２及び図３に示す半導体装置の製造方法である。
まず、図８（Ａ）及び図８（Ｂ）に示すように、基板１１上に、エッチングストッパ層１２と、バッファ層１３と、チャネル層１４と、電子供給層１５と、導電層１６とが、順番に形成される。各層の形成方法としては、例えば、有機金属化学気相成長法（ＭＯＣＶＤ法）を用いることができる。図８（Ａ）は、図８（Ｂ）のＸ３−Ｘ３断面図である。この断面図の説明は、以下に説明する他の断面図に対しても適用される。
基板１１は、例えば、半絶縁性のＩｎＰを用いて形成され得る。エッチングストッパ層１２は、厚さを１０ｎｍとして、ｉ−ＩｎＧａＡｓを用いて形成され得る。バッファ層１３は、厚さを２００ｎｍとして、ｉ−ＩｎＰあるいはＩｎＡｌＰを用いて形成され得る。バッファ層１３のＡｌ組成は、エッチングストッパ層１２及びチャネル層１４に対して転位を発生させない範囲に設定されることが好ましい。チャネル層１４は、厚さを１５ｎｍとして、ｉ−ＩｎＧａＡｓを用いて形成され得る。電子供給層１５は、厚さを１０ｎｍとして、ｎ−ＩｎＡｌＡｓを用いて形成され得る。導電層１６は、ｎ−ＩｎＧａＡｓを用いて形成され得る。
ここで、バッファ層１３の形成材料としては、エッチングストッパ層１２及びチャネル層１４とは異なるエッチング選択性を有する材料を用いることが、エッチングストッパ層１２及びチャネル層１４との間に空洞２０を形成する上で好ましい。
次に、図９（Ａ）及び図９（Ｂ）に示すように、フォトリソグラフィ技術及びエッチング技術を用いて、導電層１６及び電子供給層１５及びチャネル層１４をパターニングして、メサ部１０ａが形成される。エッチング溶液としては、例えばリン酸と過酸化水素と水との混合溶液を用いることができる。
次に、図１０（Ａ）及び図１０（Ｂ）に示すように、フォトリソグラフィ技術及び蒸着技術及びリフトオフ技術を用いて、電子供給層１５上に配置された導電層１６上に間隔をあけて、ソース電極１７及びドレイン電極１８が形成される。ソース電極１７及びドレイン電極１８は、例えば、Ｔｉ(厚さ１０ｎｍ)、Ｐｔ(厚さ３０ｎｍ)、Ａｕ(厚さ２００ｎｍ)が順番に堆積された構造を有し得る。
次に、図１１（Ａ）及び図１１（Ｂ）に示すように、フォトリソグラフィ技術又は電子線露光技術及びエッチング技術を用いて、導電層１６がパターニングされて、リセス２２と共に、キャップ層１６ａ、１６ｂが形成される。エッチング溶液としては、例えば、クエン酸と過酸化水素と水との混合溶液を用いることができる。
次に、図１２（Ａ）及び図１２（Ｂ）に示すように、フォトリソグラフィ技術又は電子線露光技術及びエッチング技術を用いて、ソース電極１７及びドレイン電極１８の間に、電子供給層１５及びチャネル層１４を貫通してバッファ層１３まで到達する複数の貫通孔２１が形成される。貫通孔２１は、貫通孔２１の底にバッファ層１３が露出するように形成されるか、又は、バッファ層１３の途中の深さまで形成されるか、又は、貫通孔２１の底にエッチングストッパ層１２が露出するように形成され得る。貫通孔２１の寸法又は位置又は数は、空洞２０を形成するためにバッファ層１３をエッチングするエッチング速度を考慮して決定され得る。
次に、図１３（Ａ）及び図１３（Ｂ）に示すように、複数の貫通孔２１を用いて、バッファ層１３をエッチングして、将来、ソース電極１７とドレイン電極１８との間の電子供給層１５上に形成されるゲート電極に対して、ドレイン電極１８側に偏って位置するように、バッファ層１３内に空洞２０が形成される。エッチング液等のエッチング剤が、複数の貫通孔２１を通して、バッファ層１３に供給される。
本実施形態では、バッファ層１３がＩｎＰを用いて形成されており、チャネル層１４及びエッチングストッパ層１２がＩｎＧａＡｓを用いて形成されている。そこで、エッチング溶液としては、Ｐを含む材料を選択的にエッチングするＨＣｌ系の溶液を用いることが好ましい。
空洞２０は、貫通孔２１に対して、ソース電極１７側及びドレイン電極１８側の両方向に向かってほぼ対称に延びるように形成され得る。図に示す例では、ソース電極１７又はドレイン電極１８の長手方向における空洞２０の寸法は、メサ部１０ａの外方に延びるように示されている。この空洞２０の寸法は、メサ部１０ａと同じでも良いし、メサ部１０ａよりも小さくても良いし、又はメサ部１０ａよりも大きくても良い。
次に、図２及び図３に示すように、フォトリソグラフィ技術又は電子ビーム露光法及び蒸着技術及びリフトオフ技術を用いて、複数の貫通孔２１と、ソース電極１７との間の電子供給層１５上にゲート電極１９が形成される。具体的には、３層のレジスト層を用いて、マスクパターンが形成された電子供給層１５上にＴｉ(厚さ１０ｎｍ)，Ｐｔ(厚さ３０ｎｍ)，Ａｕ(厚さ５００ｎｍ)が順番に成膜される。そして、リフトオフ技術を用いて、金属膜が除去されて、ゲート電極１９が形成される。
次に、上述した本明細書に開示する半導体装置の製造方法の好ましい第２実施形態について、図面を参照しならが、以下に説明する。製造方法の第２実施形態について特に説明しない点については、上述の製造方法の第１実施形態に関して詳述した説明が適宜適用される。
本実施形態は、図７に示す半導体装置の製造方法である。
まず、図１４（Ａ）及び図１４（Ｂ）に示すように、基板１１上に、エッチングストッパ層１２と、バッファ層１３と、エッチングストッパ層２３と、チャネル層１４と、電子供給層１５と、導電層１６とが、順番に形成される。
次に、図１５（Ａ）及び図１５（Ｂ）に示すように、フォトリソグラフィ技術及びエッチング技術を用いて、導電層１６及び電子供給層１５及びチャネル層１４をパターニングして、メサ部１０ａが形成される。
次に、図１６（Ａ）及び図１６（Ｂ）に示すように、フォトリソグラフィ技術及び蒸着技術及びリフトオフ技術を用いて、電子供給層１５上に配置された導電層６上に間隔をあけて、ソース電極１７及びドレイン電極１８が形成される。
次に、図１７（Ａ）及び図１７（Ｂ）に示すように、フォトリソグラフィ技術又は電子線露光技術及びエッチング技術を用いて、導電層１６がパターニングされて、リセス２２と共に、キャップ層１６ａ、１６ｂが形成される。
次に、図１８（Ａ）及び図１８（Ｂ）に示すように、フォトリソグラフィ技術又は電子ビーム露光法及び蒸着技術及びリフトオフ技術を用いて、ソース電極１７とドレイン電極１８との間の電子供給層１５上にゲート電極１９が形成される。
次に、図１９（Ａ）及び図１９（Ｂ）に示すように、メサ部１０ａにおけるドレイン電極１８が形成された側の周囲のエッチングストッパ層２３及びバッファ層１３の部分に貫通孔２５が形成される。バッファ層１３が形成された貫通孔２５の底には、エッチングストッパ層１２が露出する。貫通孔２５は、平面視して、メサ部１０ａにおけるドレイン電極１８が形成された側の部分を囲むように、エッチングストッパ層２３に形成される。
本実施形態では、１つの貫通孔２５が形成されているが、間隔をあけた複数の貫通孔を形成しても良い。
次に、図７（Ａ）及び図７（Ｂ）に示すように、貫通孔２５を用いて、バッファ層１３をエッチングして、ゲート電極１９に対して、ドレイン電極１８側に偏って位置するように、バッファ層１３内に空洞２４が形成される。
本実施形態では、ゲート電極１９が形成された後に、貫通孔２５及び空洞２４を形成しているが、貫通孔２５及び空洞２４が形成された後に、ゲート電極１９を形成しても良い。
本発明では、上述した実施形態の半導体装置及び半導体装置の製造方法は、本発明の趣旨を逸脱しない限り適宜変更が可能である。また、一の実施形態が有する構成要件は、他の実施形態にも適宜適用することができる。
例えば、上述した各実施形態では、バッファ層の空洞は、バッファ層の厚さ方向の全体に亘って形成されていたが、空洞は、バッファ層の厚さ方向の一部分に形成されていても良い。
また、上述した各実施形態では、空洞はバッファ層に配置されていた。空洞は、チャネル層の下方に配置されてチャネル層を支持する層に配置されていれば良く、バッファ層に配置さていなくても良い。
ここで述べられた全ての例及び条件付きの言葉は、読者が、発明者によって寄与された発明及び概念を技術を深めて理解することを助けるための教育的な目的を意図する。ここで述べられた全ての例及び条件付きの言葉は、そのような具体的に述べられた例及び条件に限定されることなく解釈されるべきである。また、明細書のそのような例示の機構は、本発明の優越性及び劣等性を示すこととは関係しない。本発明の実施形態は詳細に説明されているが、その様々な変更、置き換え又は修正が本発明の精神及び範囲を逸脱しない限り行われ得ることが理解されるべきである。
１０ 半導体装置
１０ａ メサ部
１１ 基板
１２ エッチングストッパ層
１３ バッファ層（支持層）
１４ チャネル層
１５ 電子供給層
１６ａ、１６ｂ キャップ層
１７ ソース電極
１８ ドレイン電極
１９ ゲート電極
１９ａ ゲート脚部
１９ｂ ゲート傘部
２０ 空洞
２１ 貫通孔
２２ リセス
２３ エッチングストッパ層
２４ 空洞
２５ 貫通孔
Ｅ 電気力線
Ｇ 接触面の重心
Ｈ 体積重心

Claims (3)

  1. チャネル層と、
    前記チャネル層上に配置された電子供給層と、
    前記電子供給層上に配置されたゲート電極と、
    前記ゲート電極を挟んで、前記電子供給層上に配置されるソース電極及びドレイン電極と、
    前記ゲート電極の前記ドレイン電極側端部直下に位置する第１部分と、前記ドレイン電極の前記ゲート電極側端部直下に位置する第２部分と、前記第１部分と前記第２部分との間にのみ位置する空洞とを有し、前記チャネル層の下方に配置され前記チャネル層を支持する支持層と、
    を備える半導体装置。
  2. 前記空洞には、比誘電率が５以下の誘電体が充填されている請求項１に記載の半導体装置。
  3. 前記チャネル層はＩｎＧａＡｓであり、
    前記支持層はＩｎＰあるいはＩｎＡｌＰであり、
    前記電子供給層はＩｎＡｌＡｓである、請求項１又は２に記載の半導体装置。
JP2013000498A 2013-01-07 2013-01-07 半導体装置 Expired - Fee Related JP5991201B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2013000498A JP5991201B2 (ja) 2013-01-07 2013-01-07 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013000498A JP5991201B2 (ja) 2013-01-07 2013-01-07 半導体装置

Publications (2)

Publication Number Publication Date
JP2014132617A JP2014132617A (ja) 2014-07-17
JP5991201B2 true JP5991201B2 (ja) 2016-09-14

Family

ID=51411555

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013000498A Expired - Fee Related JP5991201B2 (ja) 2013-01-07 2013-01-07 半導体装置

Country Status (1)

Country Link
JP (1) JP5991201B2 (ja)

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04180236A (ja) * 1990-11-15 1992-06-26 Fujitsu Ltd Ｓｏｉ型半導体装置とその製造方法
JP3358544B2 (ja) * 1998-07-01 2002-12-24 日本電気株式会社 電界効果型トランジスタの製造方法
JP2007059595A (ja) * 2005-08-24 2007-03-08 Toshiba Corp 窒化物半導体素子
JP5162826B2 (ja) * 2005-12-14 2013-03-13 富士通株式会社 半導体装置及びその製造方法
KR101813180B1 (ko) * 2011-06-28 2017-12-29 삼성전자주식회사 고 전자 이동도 트랜지스터 및 그 제조방법
KR20130035024A (ko) * 2011-09-29 2013-04-08 삼성전자주식회사 고 전자 이동도 트랜지스터 및 그 제조방법

Also Published As

Publication number Publication date
JP2014132617A (ja) 2014-07-17

Similar Documents

Publication Publication Date Title
US9231075B2 (en) Semiconductor device including gate electrode provided over active region in p-type nitride semiconductor layer and method of manufacturing the same, and power supply apparatus
US8963203B2 (en) Nitride semiconductor device and method for manufacturing same
JP2008117885A (ja) 電界効果トランジスタおよびその製造方法
JP4284254B2 (ja) 電界効果型半導体装置
JP2013191828A (ja) 半導体装置および半導体装置の製造方法
US8987781B2 (en) Structure of heterojunction field effect transistor and a fabrication method thereof
US20130341640A1 (en) Semiconductor device and method for manufacturing same
JP6126354B2 (ja) 半導体装置及びその製造方法
JP4809515B2 (ja) 電界効果トランジスタおよびその製造方法
JP5365062B2 (ja) 半導体装置及びその製造方法
JP5487590B2 (ja) 半導体装置及びその製造方法
CN104037211B (zh) 半导体器件和电子装置
JP2006093617A (ja) 半導体抵抗素子およびその製造方法
JP5991201B2 (ja) 半導体装置
JP2014060427A (ja) 半導体装置及びその製造方法
JP2019009321A (ja) 電界効果型トランジスタ
KR101598200B1 (ko) Iii-v족 화합물 반도체 소자 패키지 및 그 제조 방법
JP2012248563A (ja) 電界効果型トランジスタ
JP5925410B2 (ja) 半導体装置
JP2019079975A (ja) 電界効果型トランジスタおよびその製造方法
JP2018182057A (ja) 半導体装置
JP6303915B2 (ja) 化合物半導体装置及びその製造方法
KR102185914B1 (ko) 고 전자이동도 트랜지스터
WO2023058147A1 (ja) 半導体装置
US20240274704A1 (en) Semiconductor Device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150604

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160421

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160426

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160627

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160719

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160801

R150 Certificate of patent or registration of utility model

Ref document number: 5991201

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees