KR20130035024A - 고 전자 이동도 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

고 전자 이동도 트랜지스터(HEMT) 및 그 제조방법에 관해 개시되어 있다. 본 발명의 일 실시예에 의한 HEMT은 기판과, 상기 기판으로부터 이격된 위치에 구비된 HEMT(High Electron Mobility Transistor) 적층물과, 상기 기판과 상기 HEMT 적층물 사이에 위치한 PIL(pseudo-insulation layer) 층을 포함하고, 상기 PIL층은 상(phase)이 다른 적어도 두 개의 물질을 포함한다.

Description

고 전자 이동도 트랜지스터 및 그 제조방법{High Electron Mobility Transistor and method of manufacturing the same}
본 발명의 일 실시예는 전력소자(power device) 및 그 제조방법에 관한 것으로써, 보다 자세하게는 높은 절연파괴 전압을 유지할 수 있는 고 전자 이동도 트랜지스터 및 그 제조방법에 관한 것이다.
고 전자 이동도 트랜지스터(High Electron Mobility Transistor)(이하, HEMT)는 전력 소자의 하나이다. HEMT는 채널층에 캐리어(carrier)로 사용되는 2차원 전자 가스(2-Dimensional Electron Gas)(2DEG)를 포함한다. 2DEG가 캐리어로 사용되므로, HEMT의 이동도는 일반 트랜지스터보다 훨씬 높다.
HEMT는 넓은 밴드 갭(wide band gap)을 갖는 화합물 반도체를 포함한다. 따라서 HEMT의 절연파괴 전압(breakdown voltage)은 일반 트랜지스터보다 높을 수 있다.
HEMT의 절연파괴 전압은 2DEG를 포함하는 화합물 반도체층, 예컨대 GaN층의 두께에 비례하여 증가할 수 있다. 따라서 GaN층의 두께를 두껍게 형성하여 HEMT의 절연파괴 전압을 높일 수 있다.
그러나 GaN층의 두께를 두껍게 형성하는데, 많은 시간이 소요되므로, HEMT의생산성이 낮아질 수 있다.
HEMT의 절연파괴 전압을 높이기 위한 다른 방법으로 실리콘 기판을 제거하는 방법을 고려할 수 있다.
그러나 이 방법의 경우, 웨이퍼 본딩 등의 부수적 공정이 필요로 하고, 전극 형성에 어려움이 있을 수 있다.
본 발명의 일 실시예는 높은 절연파괴 전압을 유지할 수 있는 HEMT를 제공한다.
본 발명의 일 실시예는 이러한 HEMT의 제조방법으로써, 공정이 단순한 제조방법을 제공한다.
본 발명의 일 실시예에 의한 HEMT는 기판과, 상기 기판으로부터 이격된 위치에 구비된 HEMT(High Electron Mobility Transistor) 적층물과, 상기 기판과 상기 HEMT 적층물 사이에 위치한 PIL(pseudo-insulation layer) 층을 포함하고, 상기 PIL층은 상(phase)이 다른 적어도 두 개의 물질을 포함한다.
이러한 HEMT에서, 상기 상이 다른 적어도 두 개의 물질은 고체 물질과 비 고체 물질을 포함할 수 있다. 이때, 상기 고체 물질은 반도체 물질이고, 상기 비 고체 물질은 공기일 수 있다. 또한, 상기 고체 물질은 이격된 복수의 기둥을 포함할 수 있다.
상기 HEMT 적층물은 상기 PIL층 상에 위치한 버퍼층과, 상기 버퍼층 상에 구비된, 2DEG를 포함하는 제1 적층물과, 상기 제1 적층물보다 분극률이 큰 제2 적층물 및 상기 제2 적층물 상에 구비된 소스 전극, 드레인 전극 및 게이트를 포함할 수 있다.
상기 고체 물질은 산화영역을 포함할 수 있다.
상기 기둥은 산화물 기둥 또는 폴리 실리콘 기둥일 수 있다.
상기 상이 다른 적어도 두 개의 물질은 비 고체 물질을 포함하고, 상기 비 고체 물질은 상기 HEMT 적층물의 일 영역과 상기 기판의 일부 영역에 접촉되게 위치할 수 있다.
상기 기판의 일부 영역은 상기 소스 및 드레인 전극 아래에 위치하거나 상기 소스 전극과 상기 드레인 전극 사이에 위치할 수 있다.
상기 산화물 기둥은 단결정 실리콘 산화물 기둥 또는 폴리 실리콘 산화물 기둥일 수 있다.
상기 버퍼층은 순차적으로 적층된 제1 및 제2 버퍼층을 포함하고, 상기 제1 버퍼층에 복수의 관통홀이 형성되어 있다.
상기 제2 버퍼층은 두께에 따라 알루미늄(Al) 분포 기울기를 갖는 화합물 반도체층 또는 초격자(super lattice)층을 포함할 수 있다.
상기 게이트와 상기 제2 적층물 사이에 P형 물질층이 더 구비될 수 있다.
본 발명의 일 실시예에 의한 HEMT의 제조방법은 기판 상에 HEMT 적층물의 일부를 형성하고, 상기 기판에 PIL층을 형성하고, 상기 HEMT 적층물의 일부 상에 상기 HEMT 적층물의 나머지를 형성하는 과정을 포함하고, 상기 PIL층은 상(phase)이 다른 적어도 두 개의 물질을 포함한다.
이러한 제조 방법에서, 상기 기판에 PIL층을 형성하는 과정은 상기 HEMT 적층물의 일부에 상기 기판이 노출되는 복수의 홀을 형성하고, 상기 복수의 홀을 통해 노출된 기판의 일부를 식각하는 과정을 포함할 수 있다.
상기 상이 다른 적어도 두 개의 물질은 고체 물질과 비 고체 물질을 포함할 수 있다.
상기 고체 물질은 반도체 물질이고, 상기 비 고체 물질은 공기일 수 있다.
상기 복수의 홀을 통해 노출된 기판의 일부를 식각하는 과정은 상기 PIL층에 이격된 복수의 기둥이 형성될 때까지 실시할 수 있다.
상기 상이 다른 적어도 두 개의 물질은 비 고체 물질을 포함하고, 상기 비 고체 물질은 상기 HEMT 적층물의 일부의 일 영역과 상기 기판의 일부 영역에 접촉될 수 있다.
상기 고체 물질은 산화영역을 포함할 수 있다.
상기 복수의 홀을 통해 노출된 기판의 일부를 식각하는 과정은 상기 기판의 상기 홀을 통해 노출된 부분에 홈을 형성하고, 상기 PIL층에 이격된 복수의 기둥이 형성될 때까지 상기 홈을 상기 홀의 직경보다 넓게 확장하는 과정을 더 포함할 수 있다.
상기 기판에 홈을 형성하는 과정에서 상기 기판의 상기 홀을 통해 노출된 부분을 건식식각할 수 있다.
상기 홈을 확장하는 과정은 상기 홈이 형성된 기판을 습식식각하는 과정을 더 포함할 수 있다.
상기 산화영역은 상기 HEMT 적층물의 나머지를 형성하기 전, 형성하는 중, 또는 형성한 후에 형성할 수 있다.
상기 기둥은 상기 HEMT 적층물의 나머지를 형성하기 전, 형성하는 중 또는 형성한 후에 산화시킬 수 있다.
상기 제조 방법은 상기 기둥을 폴리 실리콘 기둥으로 변화시키는 과정을 포함할 수 있다. 이때, 상기 폴리 실리콘 기둥으로 변화시키는 과정은 상기 기둥에 불순물을 이온 주입하는 과정을 더 포함할 수 있다. 상기 불순물이 주입된 기둥을 산화시킬 수도 있다.
상기 불순물이 주입된 기둥은 상기 HEMT 적층물의 나머지를 형성하기 전, 형성하는 중 또는 형성한 후에 산화시킬 수 있다.
상기 복수의 홀을 형성하는 과정은 상기 HEMT 적층물의 일부 상에 상기 복수의 홀이 형성될 영역을 한정하는 마스크를 형성하고, 상기 마스크 둘레의 상기 HEMT 적층물의 일부를 식각하는 과정을 더 포함할 수 있고,
상기 마스크를 형성하는 과정에서 상기 마스크는 상기 HEMT 적층물의 일부와 접촉되면서 상기 기둥을 포함하지 않는 상기 기판의 일부 영역이 덮이도록 형성할 수 있다. 이때, 상기 기판의 일부 영역은 상기 소스 및 드레인 전극 아래에 위치할 수도 있고, 상기 소스 전극과 상기 드레인 전극 사이에 위치할 수도 있다.
상기 HEMT 적층물의 일부는 제1 버퍼층일 수 있다.
상기 HEMT 적층물의 나머지를 형성하는 과정은 상기 HEMT 적층물의 일부 상에 상기 복수의 홀을 덮는 버퍼층을 형성하고, 상기 버퍼층 상에 2DEG를 포함하는 제1 적층물을 형성하고, 상기 제1 적층물 상에 상기 제1 적층물보다 분극률이 큰 제2 적층물을 형성하며, 상기 제2 적층물 상에 소스 전극, 드레인 전극 및 게이트를 이격되게 형성하는 과정을 더 포함할 수 있다.
상기 제2 적층물의 상기 게이트 아래 영역에 리세스(recess) 또는 산화영역을 형성할 수 있다.
상기 복수의 홀을 덮는 상기 버퍼층은 두께에 따라 알루미늄 분포 기울기를 갖는 화합물 반도체층을 포함할 수 있다.
상기 복수의 홀을 덮는 상기 버퍼층은 초격자층을 포함할 수 있다.
상기 소스 전극, 드레인 전극 및 게이트를 형성하는 과정은 상기 제2 적층물 상에 서로 이격된 소스 전극 패드와 드레인 전극 패드를 형성하고, 상기 소스 전극 패드와 상기 드레인 전극 패드 사이의 상기 제2 적층물 상에 상기 소스 및 드레인 전극 패드와 이격된 P형 물질층을 형성하고, 상기 P형 물질층 상에 상기 게이트를 형성하고, 상기 제2 적층물 상에 상기 소스 및 드레인 전극 패드와 상기 P형 물질층과 상기 게이트를 덮는 절연층을 형성하며, 상기 절연층 상에 상기 소스 및 드레인 전극 패드와 각각 연결되는 상기 소스 전극 및 드레인 전극을 형성하는 과정을 포함할 수 있다.
본 발명의 실시예에 의한 HEMT에서 기판 위에 PIL(Pseudo-Insulation Layer)층이 위치하고, PIL층은 이격된 복수의 기둥들과 기둥들 사이의 빈 공간을 포함한다. HEMT의 GaN 적층물들은 상기 기둥을 통해 상기 기판에 연결된다. HEMT 동작 중에 소스 전극과 드레인 전극 사이에 고 전압이 인가되면 상기 기둥에 임계 필드(critical field)가 인가되면서 상기 기둥이 파괴될 수 있다. 상기 기둥이 파괴되면서 상기 기판을 통한 누설전류는 방지될 수 있다. 상기 기둥은 실리콘 산화물과 같은 산화물 기둥일 수 있고, 산화물 기둥의 임계 필드는 GaN보다 훨씬 크다. 따라서 상기 기둥을 포함하는 HEMT는 동작 중에 높은 절연파괴 전압을 유지할 수 있다.
상기 기둥은 상기 기판의 일부를 제거하여 형성될 수 있으므로, 종래와 같이 기판을 제거한 다음, 별도의 기판을 부착하는 등과 같은 별도의 공정이 필요하지 않은 바, 제조 공정을 보다 단순화 할 수 있다.
도 1은 본 발명의 일 실시예에 의한 HEMT의 단면도이다.
도 2는 도 1의 HEMT의 기둥으로 산화물 기둥을 갖는 HEMT의 단면도이다.
도 3 본 발명의 다른 실시예에 의한 HEMT의 단면도이다.
도 4는 도 3의 HEMT의 기둥으로 산화물 기둥을 갖는 HEMT의 단면도이다.
도 5는 본 발명의 또 다른 실시예에 의한 HEMT의 단면도이다.
도 6은 도 5의 HEMT를 버퍼층 위의 적층물을 제거하고 바라본 평면도이다.
도 7은 본 발명의 실시예들에 의한 HEMT에서 버퍼층의 층 구성의 예를 나타낸 단면도이다.
도 8은 본 발명의 실시예들에 의한 HEMT에서 HEMT 적층물의 층 구성의 예를 나타낸 단면도이다.
도 9 내지 도 15는 본 발명의 일 실시예에 의한 HEMT의 제조방법을 단계별로 나타낸 단면도들이다.
도 16 내지 도 18은 본 발명의 다른 실시예에 의한 HEMT의 제조방법을 단계별로 나타낸 단면도들이다.
도 19 내지 도 21은 본 발명의 또 다른 실시예에 의한 HEMT의 제조방법을 단계별로 나타낸 단면도들이다.
도 22 내지 도 24는 본 발명의 또 다른 실시예에 의한 HEMT의 제조방법을 단계별로 나타낸 단면도들이다.
도 25는 본 발명의 실시예들에 의한 HEMT의 제조방법에서 버퍼층과 기판을 건식식각한 후의 SEM 사진(왼쪽)과 기판에 대해 습식식각을 추가로 실시한 후의 SEM(Scanning Electron Microscopy) 사진(오른쪽)을 나타낸다.
도 26은 본 발명의 실시예들에 의한 HEMT에서 채널 공급층(제1 적층물)에 형성된 리세스(recess)에 게이트가 형성된 경우를 보여주는 단면도이다.
도 27은 본 발명의 실시예들에 의한 HEMT에서 채널 공급층(제1 적층물)에 산화영역이 존재하고, 산화영역 상에 게이트가 형성된 경우를 보여주는 단면도이다.
도 28은 도 1의 HEMT의 구성을 단순화하여 나타낸 단면도이다.
도 29는 도 3의 HEMT의 구성을 단순화하여 나타낸 단면도이다.
도 30은 도 5의 HEMT의 구성을 단순화하여 나타낸 단면도이다.
도 31은 도 28 내지 도 30에서 상부 적층물 상에 형성된 구성의 변형예를 나타낸 단면도이다.
이하, 본 발명의 일 실시예에 의한 HEMT 및 그 제조 방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
도 1은 본 발명의 일 실시예에 의한 HEMT를 보여준다.
도 1을 참조하면, 기판(30), PIL층(20), 버퍼층(40)과 반도체 적층물(58)이 순차적으로 적층되어 있다. 반도체 적층물(58)은 복수의 화합물 반도체층을 포함하는 적층물일 수 있다. 반도체 적층물(58) 상에 소스 전극(70S), 드레인 전극(70D) 및 게이트(70G)가 존재한다. 소스 전극(70S), 드레인 전극(70D) 및 게이트(70G)는 서로 이격되어 있다. 게이트(70G)는 소스 전극(70S)과 드레인 전극(70D) 사이에 구비된다. 게이트(70G)는 드레인 전극(70D)보다 소스 전극(70S)에 가깝다.
기판(30)은, 예를 들면 실리콘 기판일 수 있다. 이때, 상기 실리콘 기판의 상부면의 면 방향은 (111)일 수 있다. 버퍼층(40)은 순차적으로 적층된 제1 및 제2 버퍼층(40a, 40b)을 포함할 수 있다. 버퍼층(40)은 단층일 수도 있고, 2개 이상의 층을 포함할 수도 있다. 제1 버퍼층(40a)은 복수의 관통홀(40h)을 포함한다. 관통홀(40h)의 직경(D1)은, 예를 들면 10nm≤ D1≤20㎛일 수 있다. 제1 버퍼층(40a)의 관통홀(40h)은 제2 버퍼층(40b)으로 덮여 있다.
버퍼층(40)과 반도체 적층물(58)을 하나의 적층물로 간주하여 HEMT 적층물(60)라 할 수도 있다. HEMT 적층물(60)은 반도체 적층물(58)만을 포함할 수도 있다. HEMT 적층물(60)은 소스 전극(70S), 드레인 전극(70D) 및 게이트(70G)를 포함할 수도 있다.
버퍼층(40)과 기판(30) 사이에는 PIL층(20)이 존재 하며, PIL층(20)은 상(phase)이 서로 다른 적어도 두 개의 물질로 이루어 질 수 있다. 상기 상이 서로 다른 물질은 각각 고체, 기체, 유체의 물질 또는 이들의 조합으로 이루어 질 수 있다. 도 1에 도시한 바와 같이 PIL층(20)은 고체의 서로 이격된 복수의 기둥(32)을 포함 할 수 있다. 복수의 기둥(32)은 버퍼층(40)과 기판(30)을 연결하고, 버퍼층(40)을 지지할 수 있다. 기둥(32)은 버퍼층(40)과 그 위의 적층물들(60, 70S, 70D, 70G)을 지지한다. 복수의 기둥(32) 사이에 빈 공간(50)이 존재한다. 빈 공간(50)에 상이 다른 기체 물질, 예컨대 가스 또는 공기가 존재할 수도 있다. 고체 물질 기둥(32)은 실리콘 기판(30)의 일부분으로 이루어 질 수 있다. 기둥(32)은 단결정 기둥일 수 있다.
도 1에 도시한 바와 같이, PIL층(20)의 기둥(32)이 기판(30)의 일부분으로부터 형성된 경우, 넓은 의미에서 기둥(32)과 공간(50)을 포함한 PIL층(20)과 기판(30)을 통칭해서 기판이라 할 수 있다. 그러므로 PIL층(20)의 기둥(32)과 빈 공간(50)이 기판(30)에 포함된 것으로 볼 수도 있다.
복수의 기둥(32)은 서로 이격되어 있고, 간격은 일정할 수 있으나, 부분적으로는 다를 수도 있다. 복수의 기둥(32) 각각은 관통홀(40h) 사이의 버퍼층(40)과 일대 일로 대응되도록 구비될 수 있다. 복수의 기둥(32) 각각은 버퍼층(40) 밑면의 일부 영역과 접촉된다. 관통홀(40h)은 빈 공간(50)의 입구에 해당된다. 반도체 적층물(58)은 버퍼층(40) 상에 에피텍시(epitaxy) 방법으로 형성된 것이다.
도 2는 본 발명의 다른 실시예에 의한 HEMT로써, 도 1의 PIL층(20)에 있어서 기둥(32) 대신에 산화물 기둥(34)이 구비된 경우를 보여준다. 산화물 기둥(34)은, 예를 들면 실리콘 산화물 기둥일 수 있다. 도 2의 산화물 기둥(34)은 도 1의 기둥(32)이 산화된 것일 수 있다.
도 1의 HEMT처럼 기판(30)과 버퍼층(40) 사이에 PIL층(20)의 기둥(32)이 존재할 때, 소스 전극(70S)과 드레인 전극(70D) 사이에 인가되는 전압이 높아지면서 기둥(32)에 임계 필드(critical field)가 인가될 수 있다. 이에 따라 기둥(32)이 파괴될 수 있다. 기둥(32)이 파괴되면 소스 전극(70S)과 드레인 전극(70D) 사이의 기판(30)을 통한 경로(path)는 단절된다. 따라서 소스 전극(70S)과 드레인 전극(70D) 사이에 기판(30)을 통한 누설전류는 방지될 수 있다. 이와 같이, 도 1의 HEMT의 절연파괴 전압은 기판(30)에 인가되는 임계 필드와 무관하므로, 도 1의 HEMT의 절연파괴 전압은 종래보다 높아질 수 있다.
또한, PIL층(20)의 기둥(34)이 파괴되지 않더라도 기둥(34)은 측 방향으로 이격되어 있으므로, 측 방향의 전류 경로는 기둥(34)을 따라 기둥(34)의 밑둥까지 내려가게 되어 전체 전류 경로는 기둥(34)이 존재하지 않을 때보다 길어지게 된다. 따라서 절연 파괴 전압은 높아질 수 있다.
특히, 도 2의 HEMT의 경우, 버퍼층(40)과 기판(30)은 산화물 기둥(34)으로 연결되어 있는데, 산화물 기둥(34)이 SiO2 기둥인 경우, 산화물 기둥(34)의 절연파괴 전압, 곧 임계 필드는 10MV/cm인데, 이 값은 기둥(32)이 실리콘 기둥일 때보다 30배 높고, GaN의 절연파괴 전압보다 3배 정도 높다. 따라서 소스 전극(70S)과 드레인 전극(70D) 사이의 전압이 높아져도 산화물 기둥(34)은 파괴되지 않는다. 그러므로 도 2의 HEMT의 경우, 종래보다 높은 절연파괴 전압을 유지하면서 구조적으로는 도 1의 HEMT보다 더 안정적일 수 있다.
도 3은 본 발명의 또 다른 실시예에 의한 HEMT로써, 소스 전극(70S)과 드레인 전극(70D) 아래에 도 1의 기둥(32)이 존재하지 않는다. 기둥(32)은 소스 전극(70S)과 드레인 전극(70D) 사이에 존재한다. 도 3에서 소스 전극(70S)과 드레인 전극(70D) 아래의 버퍼층(40)은 PIL층(20)을 통해 기판(30)과 연결된다. PIL층(20)의 소스 전극(70S)과 드레인 전극(70D) 아래의 버퍼층(40)에 접촉된 부분(30A)(이하, 제1 부분)은 기둥(32)과 빈 공간(50)이 존재하는 영역을 한정한다. 달리 표현하면, 기둥(32)과 빈 공간(50)은 PIL층(20)의 제1 부분(30A) 사이에 존재한다. 도 3에는 제1 부분(30A) 사이에 기둥(32)이 한 개 구비된 것으로 도시하였지만, 이는 도시의 편의 상 그렇게 한 것이며, 제1 부분(30A) 사이에 기둥(32)이 2개 이상 존재할 수 있다. 도 3의 기둥(32)은 도 4에 도시한 바와 같이 실리콘 산화물 기둥(34)이 될 수 있다.
기판(30)과 버퍼층(40) 사이에 PIL층(20)의 제1 부분(30A)이 존재함으로써, HEMT 동작 중에 발생되는 열은 제1 부분(30A)을 통해 쉽게 방출될 수 있다.
다음, 도 5는 본 발명의 또 다른 실시예에 의한 HEMT에 대한 것으로써, 기둥(32)은 소스 전극(70S)과 드레인 전극(70D) 아래에 존재한다. 소스 전극(70S)과 드레인 전극(70D) 사이에 PIL층(20)의 제2 부분(30B)이 존재한다. 제2 부분(30B)은 버퍼층(40)과 접촉된다. 제2 부분(30B)은 수평적으로 소스 전극(70S) 및 드레인 전극(70D)과 이격되어 있다. 제2 부분(30B)은 버퍼층(40)과 기판(30) 사이에 구비된 기둥(32)과 빈 공간(50)을 두 부분으로 나누는 역할을 한다. 곧, 제2 부분(30B)에 의해 기둥(32)과 빈 공간(50)은 소스 전극(70S) 쪽으로 위치하는 부분과 드레인 전극(70D) 쪽으로 위치하는 부분으로 나뉜다. 소스 전극(70S) 쪽으로 2개 이상의 기둥(32)이 위치할 수 있고, 드레인 전극(70D) 쪽으로도 2개 이상의 기둥(32)이 위치할 수 있다.
도 6은 도 5에서 버퍼층(40) 위쪽의 적층물들을 제거한 상태에서 위에서 본 평면도이다.
도 6을 참조하면, 상술한 기둥(32)과 빈 공간(50)과 제2 부분(30B) 사이의 위치 관계를 쉽게 알 수 있다. 도 6에서 제2 부분(30B)은 한 구역으로 도시되어 있으나, 이격된 2개 이상의 구역으로 나뉘어 질 수 있다. 도 5는 도 6을 5-5’방향으로 절개한 단면도이다.
상술한 HEMT에서 버퍼층(40)이 단층일 때, 버퍼층(40)은, 예를 들면 AlN층일 수 있다. 도 7은 버퍼층(40)이 복층일 때, 버퍼층(40)의 층 구성을 보여준다. 도 7을 참조하면, 버퍼층(40)은 순차적으로 형성된 제1 및 제2 버퍼층(40a, 40b)일 때, 제1 버퍼층(40a)은, 예를 들면 AlN층일 수 있다. 제2 버퍼층(40b)은, 예를 들면 Al(Ga)N층, Al(Ga)N 초격자(supper lattice)층 및 g-AlGaN층 중 어느 하나일 수 있다. 여기서, Al(Ga)N은 AlN, AlGaN 또는 GaN을 의미한다. 또한, g-AlGaN층은 두께에 따라 Al 분포 농도가 변하는 AlGaN층을 의미한다. 버퍼층(40)은 제2 버퍼층(40b) 상에 제3 버퍼층(40c)을 더 포함할 수 있다. 제3 버퍼층(40c)은, 예를 들면 Al(Ga)N층일 수 있다.
도 8은 반도체 적층물(58)의 층 구성을 보여준다.
도 8을 참조하면, 반도체 적층물(58)은 순차적으로 형성된 제1 적층물(58a)과 제2 적층물(58b)을 포함한다. 제1 및 제2 적층물(58a, 58b)은 분극률과 밴드 갭이 다른 화합물 반도체층일 수 있다. 제1 적층물(58a)은, 예를 들면 GaN층일 수 있다. 제2 적층물(58b)은, 예를 들면 제1 적층물보다 분극률과 밴드 ?이 큰 AlGaN층일 수 있다. 이와 같은 분극률의 차이에 따라 제1 적층물(58a)에 2차원 전자 가스(2-Dimension Electron Gas)(2DEG)(69)가 형성된다.
다음에는 본 발명의 일 실시예에 의한 HEMT의 제조방법을 도 9 내지 도 24를 참조하여 설명한다. 하기 설명에서 도 1 내지 도 8의 설명에서 언급한 부재와 동일한 부재에 대해서는 동일한 참조번호를 사용한다.
도 9를 참조하면, 기판(30) 상에 제1 버퍼층(40a)을 형성한다. 제1 버퍼층(40a)은 에피텍시 방법으로 형성할 수 있다. 제1 버퍼층(40a) 상에 마스크(M1)를 형성한다. 마스크(M1)는 감광막 마스크 또는 하드 마스크일 수 있다. 상기 하드 마스크는, 예를 들면 실리콘 산화물(예, SiO2) 마스크 또는 실리콘 질화물(예, SiNx) 마스크일 수 있다. 마스크(M1)에 의해 제1 버퍼층(40a)에서 복수의 콘택홀이 형성될 영역이 노출된다(한정된다). 마스크(M1) 형성 후, 제1 버퍼층(40a)의 노출되는 영역의 평면 형태는 원형이나 비원형일 수 있고, 삼각형이나 다른 형태의 다각형 패턴일 수 있다.
다음, 도 10에 도시한 바와 같이, 마스크(M1) 둘레의 제1 버퍼층(40a)을 기판(30)이 노출될 때까지 식각하고, 기판(30)의 노출된 부분은 소정 깊이로 식각한다. 이렇게 해서 제1 버퍼층(40a)에 관통홀(40h)이 형성되고, 기판(30)에 소정 깊이의 홈(hole)(30g)이 형성된다. 이러한 식각은 건식식각(dry etching) 방식을 이용할 수 있다. 상기 건식 식각 방식은, 예를 들면 반응성 이온식각(Reactive Ion Etching) 또는 다른 건식 식각 방식일 수 있다. 상기 건식식각에 의해 홀(40h) 사이에 앞에서 설명한 PIL층(20)의 기둥(32)이 형성된다. 복수의 홀(40h) 사이의 간격은 상기 건식식각에 의해 홀(40h) 사이의 제1 버퍼층(40a) 아래에 기둥이 형성될 수 있을 정도의 간격일 수 있다. 복수의 홀(40h)의 간격이 너무 클 경우, 기둥이 형성되지 않거나 식각시간이 지나치게 길어질 수 있다. 제1 버퍼층(40a)을 식각할 때, 온도는 0 ~ 80℃, 압력은 1 ~1000 mTorr, 파워는 100W ~ 3000W 정도일 수 있고, 식각가스로 Cl2, BCl3 또는 Ar을 사용할 수 있다. 또한, 기판(30)에 홈(30g)을 형성할 때, 온도는 0 ~ 80℃, 압력은 1 ~ 10,000 mTorr, 파워는 100 ~ 6,000W 정도일 수 있고, 식각가스로 SF6를 사용할 수 있다.
상기 건식식각에서 기판(30)에 형성되는 홈(30g)의 깊이는 0.01㎛~500㎛ 정도로 형성될 수 있으나, 필요에 따라 홈(30g)의 깊이는 달라질 수 있다. 기판(30)에 형성되는 홈(30g)의 깊이에 따라 후속 공정에서 기판(30)과 제1 버퍼층(40a) 사이에 형성되는 빈 공간의 깊이와 부피가 달라질 수 있다. 곧, 기판(30)과 제1 버퍼층(40a) 사이에 형성되는 기둥(32)의 높이가 결정될 수 있다.
다음, 상기 건식식각 후, 도 11에 도시한 바와 같이, 마스크(M1)를 제거한다.
도 12는 마스크(M1)가 제거된 결과물을 위에서 바라본 모습을 보여준다. 도 11은 도 12를 11-11’방향으로 절개한 단면도이다.
도 12를 참조하면, 버퍼층(40)에 복수의 관통홀(40h)이 형성되어 있다. 관통홀(40h)을 통해 기판(30)의 일부가 노출되는 것을 볼 수 있다. 복수의 관통홀(40h)은 격자 배열을 이룬다. 도 12의 관통홀(40h) 배열에서 관통홀(40h) 사이의 거리(P1)는, 예를 들면 0.01 ~ 1000㎛ 일 수 있다. 관통홀(40h)의 배열은 도 12와 다를 수 있는데, 예를 들면 관통홀(40h)은 정방 격자 혹은 삼각형을 포함한 다각형 배열을 이룰 수도 있다.
계속해서, 상기 건식 식각 후, 기판(30)의 노출된 부분을 습식식각한다. 이때, 습식식각은 관통홀(40h)을 중심으로 측 방향으로 등방성 식각이 되도록 한다. 이러한 습식식각으로 관통홀(40h)을 중심으로 제1 버퍼층(40a) 아래에 언더컷(undercut)이 형성되고, 기둥(32)의 직경은 감소되며, 결과적으로는 도 13에 도시한 바와 같이 기둥(32) 둘레에 빈 공간(50)이 만들어진다. 빈 공간(50)은 도 11의 홈(30g)이 상기 습식식각에 의해 측 방향으로 확장된 것이다. 콘택홀(40h)은 빈 공간(50)의 입구가 될 수 있다. 빈 공간(50)에 가스, 예컨대 공기가 존재할 수 있다. 상기 습식식각은 기둥(32)의 최소 직경이 주어진 값이 될 때까지 실시할 수 있다. 상기 습식식각은 10~100℃에서 1초~5시간 동안 실시할 수 있고, HNA(HF:HNO3:CH3COOH=1:1:1)와 DI를 포함하는 에천트를 사용할 수 있다. 상기 에천트에서 HNA와 DI의 비는 0.001:1 ~ 10:1일 수 있다.
한편, 다음 공정을 진행하기 전에 기둥(32)을 도 14에 도시한 바와 같이 산화물 기둥(34)으로 바꿀 수 있다. 산화물 기둥(34)은 실리콘 산화물 기둥일 수 있다. 산화물 기둥(34)은 기둥(32)을 열 산화(thermal oxidation)시켜 형성할 수 있다. 상기 열 산화는 도 13의 결과물을 대상으로 실시할 수 있다. 상기 열 산화는 기둥(32)이 산화물 기둥(34)으로 변화되는 시점에서 종료할 수 있다. 기둥(32)을 산화물 기둥(34)으로 변화시키는 공정은 나중에 실시할 수도 있는데, 예컨대 소스 전극 및 드레인 전극을 형성하기 전후나 게이트 전극을 형성하기 전후에 실시할 수도 있다. 상기 열 산화는, 예를 들면 노(furnace)에서 실시할 수 있다. 상기 열 산화의 조건은 다음과 같을 수 있다. 예를 들면 상기 열 산화는 500 ~ 1,500℃와 0.01 ~ 760 Torr에서 0.1 ~ 24시간 동안 실시할 수 있다.
다음, 도 15를 참조하면, 제1 버퍼층(40a) 상에 관통홀(40h)을 덮는 제2 버퍼층(40b)을 형성한다. 제2 버퍼층(40b)은 에피텍시 방법으로 형성할 수 있다. 이렇게 해서 버퍼층(40)이 형성된다. 버퍼층(40)은 2개 이상의 층으로 형성될 수도 있는 바, 제2 버퍼층(40b) 상에 제3 버퍼층(미도시)이나 그 이상의 버퍼층을 더 형성할 수도 있다. 버퍼층(40) 상에 반도체 적층물(58)을 형성한다. 반도체 적층물(58)은, 예를 들면 에피텍시 방법으로 형성할 수 있다. 버퍼층(40)과 반도체 적층물(58)은 HEMT 적층물을 이룰 수 있다. 이러한 HEMT 적층물을 형성하기 위해 도 13 또는 도 14의 결과물을 관련 장비, 예를 들면 MOCVD 장치로 로딩하여 상기 HEMT 적층물의 형성공정을 진행할 수 있다. 이 과정에서 제2 버퍼층(40b)의 성장은 수직방향보다 수평방향을 빠르게 한다. 이에 따라 제1 버퍼층(40a)의 관통홀(40h)은 제2 버퍼층(40b)으로 덮이게 되고, 관통홀(40h)은 제2 버퍼층(40b)으로 채워질 수도 있다.
반도체 적층물(58)이 형성된 후, 반도체 적층물(58) 상에 소스 전극(70S), 드레인 전극(70D) 및 게이트(70G)를 형성한다. 소스 전극(70S)과 드레인 전극(70D)은 동시에 형성할 수 있다. 게이트(70G)는 소스 및 드레인 전극(70S, 70D) 형성 전이나 후에 형성할 수 있다.
본 발명의 다른 실시예에 따르면, 도 16에 도시한 바와 같이, 기둥(32)을 형성한 다음, 이온 주입 공정을 통해 기둥(32)에 불순물(32IP)을 이온주입한다. 불순물(32IP)은, 예를 들면 N, Ar, Fe, B, Mn, Ne, O, H, C, F 또는 Cl일 수 있다. 이후, 어닐공정이 실시될 수 있다. 이렇게 해서, 기둥(32)은 도 17에 도시한 바와 같이 폴리 실리콘 기둥(36)이 될 수 있다. 도 16에서 제2 버퍼층(40b)은 상기 이온주입후 형성할 수도 있다.
도 18을 참조하면, 폴리 실리콘 기둥(36)이 형성된 후, 버퍼층(40) 상에 반도체 적층물(58)이 형성되고, 반도체 적층물(58) 상에 소스 전극(70S), 드레인 전극(70D) 및 게이트(70G)가 형성될 수 있다.
다음, 본 발명의 다른 실시예에 따르면, 도 19에 도시한 바와 같이, 기판(30) 상에 제1 버퍼층(40a)을 형성한 다음, 제1 버퍼층(40a) 상에 소스 전극이 형성될 제1 영역(A1)과 드레인 전극이 형성될 제2 영역(A2)을 한정하고, 관통홀(40h)이 형성될 영역을 한정하는 마스크(M1)를 형성할 수 있다.
이어서, 상술한 건식 및 습식식각을 실시하여 도 20에 도시한 바와 같이, 제1 버퍼층(40a)에 콘택홀(40h)을 형성하고, 기판(30)에 제1 버퍼층(40a)과 접촉되는 복수의 기둥(32)을 형성하며, 기둥(32) 둘레에 빈 공간(50)이 만들어진다. 제1 및 제2 영역(A1, A2)에는 관통홀(40h)과 빈 공간(50)이 존재하지 않는다. 관통홀(40h)과 빈 공간(50)은 제1 및 제2 영역(A1, A2) 사이에 존재한다.
계속해서, 도 21을 참조하면, 제1 버퍼층(40a) 상에 관통홀(40h)을 덮는 제2버퍼층(40b)을 형성한다. 제2 버퍼층(40b) 상에 반도체 적층물(58)을 형성한다. 그리고 제1 영역(A1)에 대응하는 반도체 적층물(58) 상에 소스 전극(70S)을 형성하고, 제2 영역(A2)에 대응하는 반도체 적층물(58) 상에 드레인 전극(70D)을 형성한다. 소스 전극(70S)과 드레인 전극(70D) 사이의 반도체 적층물(58) 상에 게이트(70G)를 형성한다.
도 22 내지 도 24는 본 발명의 또 다른 실시예에 의한 HEMT의 제조방법을 보여준다.
도 22를 참조하면, 기판(30) 상에 제1 버퍼층(40a)을 형성한다. 제1 버퍼층(40a) 상에 제1 버퍼층(40a)의 일부 영역들을 노출시키는 마스크(M2)를 형성한다. 마스크(M2)는 제1 버퍼층(40a)의 관통홀이 형성될 영역이 노출되도록 형성한다. 또한, 마스크(M2)는 기판(30)의 제3 영역(A3)에 대응하는 제1 버퍼층(40a)의 일부 영역을 덮도록 형성할 수 있다. 제3 영역(A3)은 제1 및 제2 영역(A1, A2) 사이에 위치하고, 제1 및 제2 영역(A1, A2)과 이격되어 있다. 후속공정에서 제3 영역(A3)에는 기둥 및 빈 공간이 형성되지 않으며, 기둥 및 빈 공간은 제3 영역(A3)의 양쪽에 형성된다. 따라서 제3 영역(A3)은 소스 전극 아래에 형성되는 기둥 및 빈 공간과 드레인 전극 아래쪽에 형성되는 기둥 및 빈 공간의 경계 영역이 될 수 있다. 마스크(M2)를 형성한 다음, 도 23에 도시한 바와 같이 제1 버퍼층(40a)에 복수의 관통홀(40h)을 형성하고, 기판(30)에 기둥(32)과 빈 공간(50)을 만드는 과정은 앞의 실시예들에서 설명한 바와 같을 수 있다.
계속해서, 도 24를 참조하면, 복수의 관통홀(40h)이 형성된 제1 버퍼층(40a) 상에 관통홀(40h)을 덮는 제2 버퍼층(40b)을 형성한다. 제2 버퍼층(40b) 상에 반도체 적층물(58)을 형성한다. 이어서, 반도체 적층물(58) 상에 소스 전극(70S), 드레인 전극(70D), 게이트(70G)를 형성한다. 게이트(70G)는 소스 전극(70S) 및 드레인 전극(70D) 형성전이나 후에 형성할 수 있다.
상술한 제조방법에서 기둥(32)을 산화물 기둥(34)으로 변화시키는 공정은 반도체 적층물(58) 형성 중에 실시할 수도 있고, 게이트(70G), 소스 전극(70S) 및 드레인 전극(70D) 중 마지막에 형성되는 전극의 형성 전이나 후에 실시할 수도 있다.
도 25는 상술한 본 발명의 실시예들에 의한 HEMT의 제조 과정에서 기판(30)을 식각한 후, 기판(30) 및 제1 버퍼층(40a)에 대한 주사 전자 현미경(Scanning Electron Microscope)(SEM) 사진을 보여준다. 도 25에서 “After Dry”가 기재된 왼쪽 SEM 사진은 제1 버퍼층(40a)과 기판(30)을 순차적으로 건식식각한 후, 기판(30) 및 제1 버퍼층(40a)에 대한 SEM 사진이고, “After wet”이 기재된 오른쪽 SEM 사진은 상기 건식식각을 실시한 다음, 추가로 기판(30)을 습식식각한 후, 기판(30) 및 제1 버퍼층(40a)에 대한 SEM 사진이다.
도 25를 참조하면, 왼쪽 SEM 사진에서 건식식각 후 남은 기판(30)과 제1 버퍼층(40a) 사이에 기판(30)과 제1 버퍼층(40a)을 연결하는 기둥(32)이 형성된 것을 볼 수 있고, 오른쪽 SEM 사진에서 기둥(32)의 굵기는 왼쪽 SEM 사진보다 가늘고, 기둥(32) 사이에 빈 공간이 존재함을 볼 수 있다.
한편, 상술한 본 발명의 실시예에 의한 HEMT에서, 반도체 적층물(58) 상에 게이트(70G)를 형성할 때는 도 26에 도시한 바와 같이 제2 적층물(58b) 상에 게이트(70G)를 형성하기 전에 제2 적층물(58b)의 게이트(70G)가 형성될 위치에 리세스(recess)(65)를 형성할 수 있다. 게이트(70G)는 리세스(65)를 채우도록 형성할 수 있다. 또한, 도 27에 도시한 바와 같이, 제2 적층물(58b)의 게이트(70G)에 대응하는 영역에 산화영역(67)을 형성한 다음, 산화영역(67) 상에 게이트(70G)를 형성할 수 있다. 산화영역(67)은, 예를 들면 산소 플라즈마를 이용하여 산화처리된 영역일 수 있다. 채널 형성층으로써, 2DEG(69)를 포함하는 제1 적층물(58a)에서 리세스(65)와 산화영역(67) 아래의 2DEG는 디플리션 될 수 있다. 이렇게 해서, HEMT는 인핸스먼트 모드(Enhancement-mode)(E-mode)로 동작될 수 있다. 리세스(65)나 산화영역(67)을 형성하는 대신, 게이트(70G)를 p-금속 게이트 또는 질화물 게이트로 형성하는 경우에도 HEMT는 E-mode로 동작될 수 있다.
도 28 내지 도 30은 상술한 본 발명의 실시예들에 의한 HEMT의 구성을 보다 간단히 도시한 것이다.
도 28은 도 1의 HEMT의 구성을 간단히 나타낸 것으로 기판(30)과 상부 적층물(90) 사이의 복수의 수직 막대 기둥(80)은 앞에서 설명한 IPL층(20)의 기둥(32)에 해당된다. 그리고 수직 막대 기둥(80) 사이의 빈 공간(100)은 기둥(32) 사이의 빈 공간(50)에 해당된다. 상부 적층물(90)은 버퍼층(40)과 반도체 적층물(58)을 포함하는 적층물에 해당된다. 수직 막대 기둥(80)은 산화물 기둥일 수 있다.
도 29는 도 3의 HEMT의 구성을 간단히 나타낸 것으로, 소스 전극(70S) 및 드레인 전극(70D) 아래에 위치하는 기판(30)의 일부 영역(82)은 수직 막대 기둥(80)과 빈 공간(100)이 포함되지 않은 영역으로써, 도 3의 제1 부분(30A)에 해당된다.
도 30은 도 5의 HEMT를 간단히 나타낸 것으로, 게이트(70G) 아래에 있는 IPL층(20)의 일부 영역(110)은 도 5의 제2 부분(30B)에 해당된다.
도 31은 도 28 내지 도 30에서 상부 적층물(90) 상에 형성된 구성의 변형예를 보여준다. 따라서 도 31에는 상부 적층물(90)과 그 위에 형성되는 구성요소들만 도시하였다. 도 31에서 상부 적층물(90) 아래의 구성은 도 28 내지 도 30과 동일할 수 있다.
도 31을 참조하면, 상부 적층물(90) 상에 소스 전극 패드(70SP)와 드레인 적극 패드(70DP)가 구비되어 있다. 각 패드(70SP, 70DP)는 서로 이격되어 있다. 소스 전극 패드(70SP)와 드레이 전극 패드(70DP) 사이의 상부 적층물(90) 상에 P형 물질층(77P)이 존재한다. P형 물질층(77P)은 P타입 도핑물질을 포함한다. 이에 따라 P형 물질층(77P) 아래의 2DEG는 디플리션될 수 있다. P형 물질층(77P) 상에 게이트(70G)가 형성되어 있다. 소스 및 드레인 전극 패드(70SP, 70DP)와 P형 물질층(77P) 및 게이트(70G)는 절연층(200)으로 덮여 있다. 절연층(200)은, 예를 들면 실리콘 산화물층일 수 있다. 절연층(200)에 소스 전극 패드(70SP)가 노출되는 제1 콘택홀(70h1)과 드레인 전극 패드(70DP)가 노출되는 제2 콘택홀(70h2)이 형성되어 있다. 절연층(200) 상에 제1 콘택홀(70h1)을 채우는 소스 전극(70S)과 제2 콘택홀(70h2)을 채우는 드레인 전극(70D)이 존재한다. 절연층(200) 상에서 소스 및 드레인 전극(70S, 70D)은 이격되어 있고, 소스 전극(70S)은 게이트(70G)를 덮도록 구비될 수 있다.
도 31의 결과물이 형성되는 과정을 간략히 살펴보면, 상부 적층물(90) 상에 소스 및 드레인 전극 패드(70SP, 70DP)가 형성되고, 그 사이에 P형 물질층(77P)이 형성된다. 이러한 형성순서는 바뀔 수 있다. P형 물질층(77P) 상에 게이트(70G)가 형성된 후, 소스 및 드레인 전극 패드(70SP, 70DP)와 P형 물질층(77P) 및 게이트(70G)를 덮는 절연층(200)을 형성할 수 있다. 이후, 절연층(200) 상에 제1 콘택홀(70h1)을 통해 소스 전극 패드(70SP)에 연결되는 소스 전극(70S)을 형성하고, 제2 콘택홀(70h2)을 통해 드레인 전극 패드(70DP)에 연결되는 드레인 전극(70D)을 형성할 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고, 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
20:Pseudo-Insulation Layer(PIL)층
30:기판 30A, 30B:기판(30)의 제1 및 제2 부분
30g:홈(hole) 32:기둥
34:산화물 기둥 36:폴리 실리콘 기둥
40:버퍼층 40a, 40b, 40c:제1 내지 제3 버퍼층
40h:관통홀 50, 100:빈공간
58:반도체 적층물
60:HEMT 적층물 58a, 58b:제1 및 제2 적층물
65:리세스(recess) 67:산화영역
69:2차원 전자가스(2DEG) 70S:소스 전극
70D:드레인 전극 70G:게이트
70SP:소스 전극 패드 70DP:드레인 전극 패드
77P:P형 물질층 70h1, 70h2:제1 및 제2 콘택홀
80:수직 막대기둥
82:소스/드레인 전극 아래의 기판(30)의 일부영역
90:상부 적층물 200:절연층
110:게이트 아래에 있는 기판(30)의 일부 영역
A3:기판(30)의 제3 영역 D1:관통홀의 직경
M1, M2:마스크 P1:관통홀(40h) 사이의 거리

Claims (39)

  1. 기판;
    상기 기판으로부터 이격된 위치에 구비된 HEMT(High Electron Mobility Transistor) 적층물; 및
    상기 기판과 상기 HEMT 적층물 사이에 위치한 PIL(pseudo-insulation layer) 층을 포함하고,
    상기 PIL층은 상(phase)이 다른 적어도 두 개의 물질을 포함하는 HEMT.
  2. 제 1 항에 있어서,
    상기 상이 다른 적어도 두 개의 물질은 고체 물질과 비 고체 물질을 포함 하는 HEMT.
  3. 제 2 항에 있어서,
    상기 고체 물질은 반도체 물질이고, 상기 비 고체 물질은 공기인 것을 특징으로 하는 HEMT.
  4. 제 1 항에 있어서,
    상기 상이 다른 적어도 두 개의 물질은 고체 물질을 포함하고, 상기 고체 물질은 이격된 복수의 기둥을 포함하는 HEMT.
  5. 제 1 항에 있어서,
    상기 HEMT 적층물은,
    상기 PIL층 상에 위치한 버퍼층;
    상기 버퍼층 상에 구비된, 2DEG를 포함하는 제1 적층물;
    상기 제1 적층물보다 분극률이 큰 제2 적층물; 및
    상기 제2 적층물 상에 구비된 소스 전극, 드레인 전극 및 게이트를 포함하는 HEMT.
  6. 제 2 항에 있어서,
    상기 고체 물질은 산화영역을 포함하는 HEMT.
  7. 제 4 항에 있어서,
    상기 기둥은 산화물 기둥 또는 폴리 실리콘 기둥인 HEMT.
  8. 제 1 항에 있어서,
    상기 상이 다른 적어도 두 개의 물질은 비 고체 물질을 포함하고, 상기 비 고체 물질은 상기 HEMT 적층물의 일 영역과 상기 기판의 일부 영역에 접촉되게 위치하는 HEMT.
  9. 제 8 항에 있어서,
    상기 기판의 일부 영역은 상기 소스 및 드레인 전극 아래에 위치하는 HEMT.
  10. 제 8 항에 있어서,
    상기 기판의 일부 영역은 상기 소스 전극과 상기 드레인 전극 사이에 위치하는 HEMT.
  11. 제 7 항에 있어서,
    상기 산화물 기둥은 단결정 실리콘 산화물 기둥 또는 폴리 실리콘 산화물 기둥인 HEMT.
  12. 제 5 항에 있어서,
    상기 버퍼층은 순차적으로 적층된 제1 및 제2 버퍼층을 포함하고,
    상기 제1 버퍼층에 복수의 관통홀이 형성된 HEMT.
  13. 제 12 항에 있어서,
    상기 제2 버퍼층은 두께에 따라 알루미늄(Al) 분포 기울기를 갖는 화합물 반도체층 또는 초격자(super lattice)층을 포함하는 HEMT.
  14. 제 5 항에 있어서,
    상기 게이트와 상기 제2 적층물 사이에 P형 물질층이 더 구비된 HEMT.
  15. 기판 상에 HEMT 적층물의 일부를 형성하는 단계;
    상기 기판에 PIL(pseudo-insulation layer)층을 형성하는 단계; 및
    상기 HEMT 적층물의 일부 상에 상기 HEMT 적층물의 나머지를 형성하는 단계;를 포함하고,
    상기 PIL층은 상(phase)이 다른 적어도 두 개의 물질을 포함하는 HEMT의 제조방법.
  16. 제 15 항에 있어서,
    상기 기판에 PIL층을 형성하는 단계는,
    상기 HEMT 적층물의 일부에 상기 기판이 노출되는 복수의 홀을 형성하는 단계; 및
    상기 복수의 홀을 통해 노출된 기판의 일부를 식각하는 단계;를 포함하는 HEMT의 제조방법.
  17. 제 15 항에 있어서,
    상기 상이 다른 적어도 두 개의 물질은 고체 물질과 비 고체 물질을 포함하는 HEMT의 제조방법.
  18. 제 17 항에 있어서;
    상기 고체 물질은 반도체 물질이고, 상기 비 고체 물질은 공기인 것을 특징으로 하는 HEMT의 제조방법.
  19. 제 16 항에 있어서,
    상기 복수의 홀을 통해 노출된 기판의 일부를 식각하는 단계는,
    상기 PIL층에 이격된 복수의 기둥이 형성될 때까지 실시하는 HEMT의 제조방법.
  20. 제 15 항에 있어서,
    상기 상이 다른 적어도 두 개의 물질은 비 고체 물질을 포함하고, 상기 비 고체 물질은 상기 HEMT 적층물의 일부의 일 영역과 상기 기판의 일부 영역에 접촉되는 HEMT의 제조방법.
  21. 제 17 항에 있어서,
    상기 고체 물질은 산화영역을 포함하는 HEMT의 제조방법.
  22. 제 16 항에 있어서,
    상기 복수의 홀을 통해 노출된 기판의 일부를 식각하는 단계는,
    상기 기판의 상기 홀을 통해 노출된 부분에 홈을 형성하는 단계; 및
    상기 PIL층에 이격된 복수의 기둥이 형성될 때까지 상기 홈을 상기 홀의 직경보다 넓게 확장하는 단계;를 더 포함하는 HEMT의 제조방법.
  23. 제 22 항에 있어서,
    상기 기판에 홈을 형성하는 단계는,
    상기 기판의 상기 홀을 통해 노출된 부분을 건식식각하는 단계를 더 포함하는 HEMT의 제조방법.
  24. 제 22 항에 있어서,
    상기 홈을 확장하는 단계는,
    상기 홈이 형성된 기판을 습식식각하는 단계를 더 포함하는 HEMT의 제조방법.
  25. 제 21 항에 있어서,
    상기 산화영역은 상기 HEMT 적층물의 나머지를 형성하기 전, 형성하는 중, 또는 형성한 후에 형성하는 HEMT의 제조방법.
  26. 제 22 항에 있어서,
    상기 기둥은 상기 HEMT 적층물의 나머지를 형성하기 전, 형성하는 중 또는 형성한 후에 산화시키는 HEMT의 제조방법.
  27. 제 19 항 또는 제 22 항에 있어서,
    상기 기둥을 폴리 실리콘 기둥으로 변화시키는 단계를 포함하는 HEMT의 제조방법.
  28. 제 27 항에 있어서,
    상기 폴리 실리콘 기둥으로 변화시키는 단계는,
    상기 기둥에 불순물을 이온 주입하는 단계를 더 포함하는 HEMT의 제조방법.
  29. 제 28 항에 있어서,
    상기 불순물이 주입된 기둥을 산화시키는 단계를 포함하는 HEMT의 제조방법.
  30. 제 29 항에 있어서,
    상기 불순물이 주입된 기둥을 산화시키는 단계는,
    상기 HEMT 적층물의 나머지를 형성하기 전, 형성하는 중 또는 형성한 후에 산화시키는 단계를 더 포함하는 HEMT의 제조방법.
  31. 제 19 항 또는 제 22 항에 있어서,
    상기 복수의 홀을 형성하는 단계는,
    상기 HEMT 적층물의 일부 상에 상기 복수의 홀이 형성될 영역을 한정하는 마스크를 형성하는 단계; 및
    상기 마스크 둘레의 상기 HEMT 적층물의 일부를 식각하는 단계를 더 포함하고,
    상기 마스크를 형성하는 단계에서,
    상기 마스크는 상기 HEMT 적층물의 일부와 접촉되면서 상기 기둥을 포함하지 않는 상기 기판의 일부 영역이 덮이도록 형성하는 HEMT의 제조방법.
  32. 제 31 항에 있어서,
    상기 기판의 일부 영역은 상기 소스 및 드레인 전극 아래에 위치하는 HEMT의 제조방법.
  33. 제 31 항에 있어서,
    상기 기판의 일부 영역은 상기 소스 전극과 상기 드레인 전극 사이에 위치하는 HEMT의 제조방법.
  34. 제 15 항에 있어서,
    상기 HEMT 적층물의 일부는 제1 버퍼층인 HEMT의 제조방법.
  35. 제 15 항에 있어서,
    상기 HEMT 적층물의 나머지를 형성하는 단계는,
    상기 HEMT 적층물의 일부 상에 상기 복수의 홀을 덮는 버퍼층을 형성하는 단계;
    상기 버퍼층 상에 2DEG를 포함하는 제1 적층물을 형성하는 단계;
    상기 제1 적층물 상에 상기 제1 적층물보다 분극률이 큰 제2 적층물을 형성하는 단계; 및
    상기 제2 적층물 상에 소스 전극, 드레인 전극 및 게이트를 이격되게 형성하는 단계;를 더 포함하는 HEMT의 제조방법.
  36. 제 35 항에 있어서,
    상기 제2 적층물의 상기 게이트 아래 영역에 리세스(recess) 또는 산화영역을 형성하는 HEMT의 제조방법.
  37. 제 35 항에 있어서,
    상기 복수의 홀을 덮는 상기 버퍼층은 두께에 따라 알루미늄(Al) 분포 기울기를 갖는 화합물 반도체층을 포함하는 HEMT의 제조방법.
  38. 제 35 항에 있어서,
    상기 복수의 홀을 덮는 상기 버퍼층은 초격자(super lattice)층을 포함하는 HEMT의 제조방법.
  39. 제 35 항에 있어서,
    상기 소스 전극, 드레인 전극 및 게이트를 형성하는 단계는,
    상기 제2 적층물 상에 서로 이격된 소스 전극 패드와 드레인 전극 패드를 형성하는 단계;
    상기 소스 전극 패드와 상기 드레인 전극 패드 사이의 상기 제2 적층물 상에 상기 소스 및 드레인 전극 패드와 이격된 P형 물질층을 형성하는 단계;
    상기 P형 물질층 상에 상기 게이트를 형성하는 단계;
    상기 제2 적층물 상에 상기 소스 및 드레인 전극 패드와 상기 P형 물질층과 상기 게이트를 덮는 절연층을 형성하는 단계; 및
    상기 절연층 상에 상기 소스 및 드레인 전극 패드와 각각 연결되는 상기 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는 HEMT의 제조방법.






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