KR20130082306A - 고전자이동도 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

고전자이동도 트랜지스터(HEMT) 및 그 제조방법에 관해 개시되어 있다. 개시된 HEMT는 채널공급층 및 채널층을 포함할 수 있고, 상기 채널층은 유효 채널영역 및 고저항영역을 가질 수 있다. 상기 유효 채널영역은 상기 고저항영역과 상기 채널공급층 사이에 구비될 수 있다. 상기 고저항영역은 불순물이 이온주입된 영역일 수 있다. 개시된 HEMT의 제조방법은 제1 기판 상에 채널층 및 채널공급층 등을 포함하는 소자 유닛을 형성하는 단계, 상기 소자 유닛 상에 제2 기판을 부착하는 단계, 상기 제1 기판을 제거하는 단계 및 상기 채널층의 적어도 일부에 불순물을 이온주입하여 고저항영역을 형성하는 단계를 포함할 수 있다.

Description

고전자이동도 트랜지스터 및 그 제조방법{High electron mobility transistor and method of manufacturing the same}
반도체소자 및 그 제조방법, 보다 자세하게는 고전자이동도 트랜지스터(high electron mobility transistor) 및 그 제조방법에 관한 것이다.
고전자이동도 트랜지스터(High electron mobility transistor)(이하, HEMT)는 전기적 분극(polarization) 특성이 서로 다른 반도체들을 포함한다. HEMT에서 상대적으로 큰 분극률을 갖는 반도체층은 그와 접합된 다른 반도체층에 2차원 전자가스(2-dimensional electron gas)(이하, 2DEG)를 유발할 수 있다. 2DEG에서 전자의 이동도(mobility)는 매우 높을 수 있다. 이러한 2DEG는 채널로 이용될 수 있다.
HEMT를 다양한 전자 장치에서 유용하게 활용하기 위해서는, 그 특성을 개선/조절할 필요가 있다. 특히, HEMT를 전력소자(즉, 파워소자)(power device)로 사용하기 위해서는, 내전압 성능을 개선할 필요가 있다.
우수한 내전압 성능을 갖는 고전자이동도 트랜지스터(HEMT)를 제공한다.
고내압 특성을 갖는 HEMT를 제조하는 방법을 제공한다.
본 발명의 일 측면(aspect)에 따르면, 기판 상에 구비된 절연층; 상기 절연층에 구비된 게이트전극, 소오스전극 및 드레인전극; 상기 절연층 상에 상기 게이트전극, 소오스전극 및 드레인전극과 접촉하도록 구비된 채널공급층; 및 상기 채널공급층 상에 구비된 것으로, 상기 채널공급층에 의해 유발된 2DEG(2-dimensional electron gas)를 포함하는 채널층;을 구비하고, 상기 채널층은 상기 채널공급층과 접촉된 유효 채널영역 및 상기 유효 채널영역 상에 구비된 고저항영역을 포함하며, 상기 고저항영역은 불순물이 이온주입된 영역인 고전자이동도 트랜지스터(HEMT)가 제공된다.
상기 불순물은 Ne, Ar, C, Fe 및 V 중 적어도 어느 하나를 포함할 수 있다.
상기 불순물은 1015∼1021/㎤ 정도의 농도로 이온주입될 수 있다.
상기 고저항영역은 약 107 Ω·㎝ 이상의 저항을 가질 수 있다.
상기 고저항영역은 상기 채널층의 상층부 전체에 형성될 수 있다.
상기 고저항영역은 상기 채널층의 상층부 일부에 형성될 수 있다.
상기 고저항영역이 형성된 상기 채널층의 상층부 일부는 상기 게이트전극과 드레인전극 사이의 영역에 대응될 수 있다.
상기 유효 채널영역은 50∼200㎚ 정도의 두께를 가질 수 있다.
상기 채널층은 GaN계 물질을 포함할 수 있다. 예컨대, 상기 채널층을 GaN을 포함할 수 있다.
상기 채널공급층은 Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물들 중 선택된 하나 이상의 물질을 포함하는 단층 또는 다층 구조를 가질 수 있다. 예컨대, 상기 채널공급층은 AlGaN, AlInN, AlN, AlInGaN 등으로 구성된 다양한 물질 중 적어도 하나를 포함하는 단층 또는 다층 구조를 가질 수 있다.
상기 채널층 상에 버퍼층이 더 구비될 수 있다.
상기 버퍼층의 적어도 일부는 상기 불순물로 이온주입된 영역일 수 있다.
상기 기판과 상기 절연층 사이에 금속층이 더 구비될 수 있다.
상기 기판은 Si 기판, SiC 기판, AlN 기판, DBC(direct bonded copper) 기판, 금속 기판 중 어느 하나일 수 있다.
상기 HEMT는, 예컨대, 파워소자(power device)로 사용될 수 있다.
본 발명의 다른 측면에 따르면, 제1 기판 상에 채널층을 형성하는 단계; 상기 채널층 상에 채널공급층을 형성하는 단계; 상기 채널공급층 상에 서로 이격된 게이트전극, 소오스전극 및 드레인전극을 형성하는 단계; 상기 채널공급층 상에 상기 게이트전극, 소오스전극 및 드레인전극을 덮는 절연층을 형성하는 단계; 상기 절연층 상에 제2 기판을 부착하는 단계; 상기 제1 기판을 제거하는 단계; 및 상기 제1 기판이 제거된 측으로부터 상기 채널층의 소정 깊이까지 불순물을 이온주입하여 고저항영역을 형성하는 단계;를 포함하는 고전자이동도 트랜지스터(HEMT)의 제조방법이 제공된다.
상기 불순물은 Ne, Ar, C, Fe 및 V 중 적어도 어느 하나를 포함할 수 있다.
상기 불순물은 1015∼1021/㎤ 정도의 농도로 이온주입될 수 있다.
상기 고저항영역은 약 107 Ω·㎝ 이상의 저항을 가질 수 있다.
상기 불순물은 상기 채널층의 상면 전체를 통해 이온주입할 수 있고, 이 경우, 상기 고저항영역은 상기 채널층의 상층부 전체에 형성될 수 있다.
상기 불순물은 상기 채널층의 상면 일부를 통해 이온주입할 수 있고, 이 경우, 상기 고저항영역은 상기 채널층의 상층부 일부에 형성될 수 있다.
상기 고저항영역이 형성된 상기 채널층의 상층부 일부는 상기 게이트전극과 드레인전극 사이의 영역에 대응될 수 있다.
상기 고저항영역 아래의 상기 채널층 영역은 50∼200㎚ 정도의 두께를 가질 수 있다.
상기 채널층은 GaN계 물질을 포함할 수 있다. 예컨대, 상기 채널층을 GaN을 포함할 수 있다.
상기 채널공급층은 Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물들 중 선택된 하나 이상의 물질을 포함하는 단층 또는 다층 구조를 가질 수 있다. 예컨대, 상기 채널공급층은 AlGaN, AlInN, AlN, AlInGaN 등으로 구성된 다양한 물질 중 적어도 하나를 포함하는 단층 또는 다층 구조를 가질 수 있다.
상기 제1 기판과 상기 채널층 사이에 버퍼층을 형성하는 단계를 더 포함할 수 있다.
상기 절연층과 상기 제2 기판 사이에 본딩층을 형성하는 단계를 더 포함할 수 있다.
상기 본딩층은 금속으로 형성할 수 있다.
내전압 성능이 강화된 HEMT를 구현할 수 있다.
상기 HEMT를 비교적 간단한 방법으로 용이하게 제조할 수 있다.
도 1은 본 발명의 실시예에 따른 HEMT를 보여주는 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 HEMT를 보여주는 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 HEMT를 보여주는 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 HEMT를 보여주는 단면도이다.
도 5는 본 발명의 실시예에 따른 HEMT의 주요 구성요소의 평면구조를 예시적으로 보여주는 평면도이다.
도 6a 내지 도 6h는 본 발명의 실시예에 따른 HEMT의 제조방법을 보여주는 단면도이다.
도 7a 내지 도 7d는 본 발명의 다른 실시예에 따른 HEMT의 제조방법을 보여주는 단면도이다.
이하, 본 발명의 실시예에 따른 고전자이동도 트랜지스터(HEMT) 및 그 제조방법을 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 1은 본 발명의 실시예에 따른 고전자이동도 트랜지스터(HEMT)를 보여주는 단면도이다.
도 1을 참조하면, 기판(SUB1) 상에 절연층(IL1)이 구비될 수 있다. 기판(SUB1)은, 예컨대, Si 기판, SiC 기판, AlN 기판, DBC(direct bonded copper) 기판, 금속 기판 중 어느 하나일 수 있다. 그러나 기판(SUB1)의 종류는 전술한 바에 한정되지 않고, 달라질 수 있다. 절연층(IL1)은 실리콘 질화물, 실리콘 산화물, 알루미늄 질화물, 알루미늄 산화물 등 다양한 절연 물질로 형성될 수 있다. 절연층(IL1)은 절연성 폴리머로 형성될 수도 있다. 절연층(IL1) 내에 서로 이격된 드레인전극(D1), 게이트전극(G1) 및 소오스전극(S1)이 구비될 수 있다. 절연층(IL1)의 상면부에 복수의 홈이 구비되고, 각각의 홈 내에 드레인전극(D1), 게이트전극(G1) 및 소오스전극(S1)이 구비된 것으로 여길 수 있다. 게이트전극(G1) 양측에 드레인전극(D1) 및 소오스전극(S1)이 구비될 수 있다. 소오스전극(S1)이 드레인전극(D1)보다 게이트전극(G1)에 더 가깝게 위치할 수 있다. 즉, 소오스전극(S1)과 게이트전극(G1) 사이의 거리는 드레인전극(D1)과 게이트전극(G1) 사이의 거리보다 짧을 수 있다. 그러나 이는 예시적인 것이고, 소오스전극(S1) 및 드레인전극(D1)과 게이트전극(G1) 사이의 상대적인 거리는 달라질 수 있다.
절연층(IL1) 상에 드레인전극(D1), 게이트전극(G1) 및 소오스전극(S1)과 접촉된 채널공급층(CS1)이 구비될 수 있다. 채널공급층(CS1)은 그 위에 형성되는 채널층(C1)에 2차원 전자가스(2-dimensional electron gas)(이하, 2DEG)(미도시)를 유발하는 층일 수 있다. 채널공급층(CS1)은 채널층(C1)보다 분극률 및/또는 에너지 밴드갭(bandgap)이 큰 물질을 포함할 수 있다. 예컨대, 채널공급층(CS1)은 Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물들 중에서 선택된 하나 이상의 물질을 포함하는 단층 또는 다층 구조를 가질 수 있다. 구체적인 예로, 채널공급층(CS1)은 AlGaN, AlInN, AlN, AlInGaN 등으로 구성된 다양한 물질 중 적어도 하나를 포함하는 단층 또는 다층 구조를 가질 수 있다. 채널공급층(CS1)의 두께는 수십 ㎚ 이하일 수 있다. 예컨대, 채널공급층(CS1)의 두께는 약 50㎚ 이하일 수 있다.
채널공급층(CS1) 상에 채널층(C1)이 구비될 수 있다. 채널층(C1)은 채널공급층(CS1)보다 분극률 및/또는 에너지 밴드갭(bandgap)이 작은 물질을 포함할 수 있다. 예컨대, 채널층(C1)은 GaN계 물질(ex, GaN)을 포함하는 층일 수 있다. 채널층(C1) 내에 채널공급층(CS1)에 의해 유발된 2DEG(미도시)가 존재할 수 있다. 상기 2DEG는 채널층(C1)과 채널공급층(CS1) 사이의 계면에 인접하게 위치할 수 있다. 채널층(C1)의 두께는 채널공급층(CS1)보다 두꺼울 수 있다. 예컨대, 채널층(C1)의 두께는 2∼3㎛ 정도일 수 있다. 그러나 경우에 따라서는, 채널층(C1)이 3㎛ 이상의 두께를 가질 수도 있다.
채널층(C1)은 그 상층부에 고저항영역(r2)을 포함할 수 있다. 고저항영역(r2)은 소정의 불순물이 이온주입된 영역일 수 있다. 상기 불순물은, 예컨대, Ne 및 Ar 등의 비활성 원소, C 등의 전형 원소(typical element), Fe 및 V 등의 금속 원소 중 적어도 어느 하나를 포함할 수 있다. 이러한 불순물들이 이온주입됨에 따라, 채널층(C1) 상층부의 결정성이 깨어지고, 그 결과, 전기 저항이 증가된 고저항영역(r2)이 형성될 수 있다. 상기 불순물은 1015∼1021/㎤ 정도의 농도로 이온주입될 수 있다. 고저항영역(r2)의 저항은 약 107 Ω·㎝ 이상일 수 있다. 예컨대, 고저항영역(r2)의 저항은 107∼1013 Ω·㎝ 정도일 수 있다. 이러한 고저항영역(r2)에 의해 채널층(C1)의 상층부를 통한 전류의 누설이나 절연 파괴(breakdown)가 억제/방지될 수 있다. 따라서, 본 실시예에 따른 HEMT는 우수한 내전압 성능을 가질 수 있다.
채널층(C1)에서 고저항영역(r2) 아래의 영역은 유효 채널영역(r1)일 수 있다. 유효 채널영역(r1)은 상기 불순물이 이온주입되지 않은 영역으로, 우수한 결정성을 가질 수 있다. 유효 채널영역(r1) 내에 전술한 2DEG(미도시)가 형성될 수 있다. 유효 채널영역(r1)의 두께는, 예컨대, 50∼200㎚ 정도일 수 있다.
채널층(C1) 상에 버퍼층(B1)이 더 구비될 수 있다. 버퍼층(B1)은 전이층(transition layer)을 포함할 수 있다. 예컨대, 버퍼층(B1)은 Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물들 중에서 선택된 하나 이상의 물질을 포함하는 단층 또는 다층 구조를 가질 수 있다. 구체적인 예로, 버퍼층(B1)은 AlN, GaN, AlGaN, AlInN, AlGaInN 등으로 구성된 다양한 물질 중 적어도 하나를 포함하는 단층 또는 다층 구조를 가질 수 있다. 버퍼층(B1)은 고저항영역(r2)과 유사하게 상기 불순물이 이온주입된 영역일 수 있다. 따라서 버퍼층(B1)과 고저항영역(r2)을 합쳐서 이온주입영역(IP1)이라 할 수 있다.
도 1의 구조는 다양하게 변형될 수 있다. 일례로, 기판(SUB1)과 절연층(IL1) 사이에 소정의 금속층(본딩층)이 더 구비될 수 있다. 그 예가 도 2에 도시되어 있다.
도 2를 참조하면, 기판(SUB1)과 절연층(IL1) 사이에 금속본딩층(M1)이 구비될 수 있다. 금속본딩층(M1)은 기판(SUB1)과 절연층(IL1) 사이의 접착력 향상을 위해 구비된 층일 수 있다. 금속본딩층(M1)은, 예컨대, Cu, Au, Sn 등으로 구성된 금속 및 이들의 합금 중 적어도 하나를 포함하는 단층 또는 다층 구조를 가질 수 있다. 금속본딩층(M1)의 형성 유무는 기판(SUB1)과 절연층(IL1)의 물질에 따라 결정될 수 있다.
도 1 및 도 2의 구조에서 고저항영역(r2)의 형성 범위/위치/사이즈 등은 달라질 수 있다. 이러한 변형 구조에 대해서는 도 3을 참조하여 상세히 설명한다.
도 3은 본 발명의 다른 실시예에 따른 HEMT를 보여주는 단면도이다.
도 3을 참조하면, 채널층(C1')은 그 상층부 일부에 고저항영역(r2')을 가질 수 있다. 도 1 및 도 2의 구조에서는 채널층(C1)의 상층부 전체에 고저항영역(r2)이 형성되었지만, 도 3의 실시예에서는 채널층(C1')의 상층부 일부에 선택적으로 고저항영역(r2')이 형성될 수 있다. 고저항영역(r2')은 게이트전극(G1)과 드레인전극(D1) 사이의 영역에 대응할 수 있다. 게이트전극(G1)과 드레인전극(D1) 사이의 영역에 대응하는 채널층(C1') 부분은 상대적으로 높은 전압이 인가되는 영역이므로, HEMT의 내전압 특성에 큰 영향을 줄 수 있다. 따라서, 게이트전극(G1)과 드레인전극(D1) 사이에 해당하는 채널층(C1')의 상층부에 선택적으로 고저항영역(r2')을 형성함으로써, 내전압 특성이 개선된 HEMT를 얻을 수 있다. 고저항영역(r2') 아래에 구비된 유효 채널영역(r1')은 고저항영역(r2') 양측으로 연장된 구조를 가질 수 있다. 유효 채널영역(r1')은 도 1의 유효 채널영역(r1)과 유사할 수 있다. 버퍼층(B1')은 고저항영역(r2') 위쪽에 이온주입된 버퍼영역(r3')을 가질 수 있다. 고저항영역(r2')과 이온주입된 버퍼영역(r3')을 합쳐서 이온주입영역(IP1')이라 할 수 있다.
도 4는 도 3의 기판(SUB1)과 절연층(IL1) 사이에 금속본딩층(M1)이 더 구비된 구조를 보여준다. 도 4의 금속본딩층(M1)은 도 2의 금속본딩층(M1)과 동일할 수 있다.
도 1 내지 도 4에서 설명한 고저항영역(r2, r2')은 불순물을 이온주입하여 형성한 것으로, 이는 일반적인 저항성 GaN층과는 다른 결정성 및 물성을 가질 수 있다. 일반적인 저항성 GaN층의 경우, GaN층을 성장하면서 소정의 불순물을 첨가하는 방법으로 형성된다. 이러한 저항성 GaN층의 형성시에는, 불순물이 결정 구조를 파괴하는 것이 아니라 GaN층 고유의 결정 구조를 유지하면서 첨가된다. 그러나 본 발명의 실시예에 따른 고저항영역(r2, r2')은 이미 형성된 채널층(ex, GaN층)에 불순물을 이온주입하여 형성한 것이기 때문에, 이온주입에 의해 결정 구조가 깨어지고, 그 결과, 높은 저항을 나타낼 수 있다. 또한 이온주입영역의 범위 및 깊이를 제어함으로써, 고저항영역(r2, r2')의 사이즈, 위치, 깊이 등을 용이하게 제어할 수 있다.
도 1 내지 도 4에 도시하지는 않았지만, 게이트전극(G1)과 채널공급층(CS1) 사이에 게이트절연층이나 디플리션층(depletion layer)을 더 구비시킬 수 있다. 상기 게이트절연층은, 예컨대, Al2O3, SiOx, SixNy, Sc2O3, AlN, Ga2O3, Gd2O3, AlxGa2 (1-x)O3, MgO 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 여기서 개시하지 않았더라도 일반적인 트랜지스터에서 사용하는 게이트절연층 물질이면 어느 것이든 상기 게이트절연층 물질로 적용할 수 있다. 상기 디플리션층은 p형 반도체층이거나 유전층일 수 있고, p형 불순물로 도핑된 층(즉, p-도핑층)일 수 있다. 구체적인 예로, 상기 디플리션층은 GaN, InN, AlGaN, AlInN, InGaN 및 AlInGaN 중 어느 하나로 형성될 수 있고, Mg와 같은 p형 불순물로 도핑될 수 있다. 또한 경우에 따라서는, 게이트전극(G1)에 대응하는 채널공급층(CS1)의 일부 또는 채널공급층(CS1)과 채널층(C1, C1')의 일부를 식각(리세스)한 후, 식각영역(리세스영역)에 게이트전극(G1)을 형성할 수도 있다. 그 밖에도 도 1 내지 도 4의 구조는 다양하게 변형될 수 있다.
도 5는 본 발명의 실시예에 따른 HEMT의 주요 구성요소의 평면구조를 예시적으로 보여주는 평면도이다. 도 5의 기판(SUB10), 드레인전극(D10), 게이트전극(G10) 및 소오스전극(S10)은 각각 도 1의 기판(SUB1), 드레인전극(D1), 게이트전극(G1) 및 소오스전극(S1)에 대응될 수 있다.
도 5를 참조하면, 드레인전극(D10), 게이트전극(G10) 및 소오스전극(S10)은 소정 방향, 예컨대, Y축 방향으로 연장된 형상을 가질 수 있다. 드레인전극(D10), 게이트전극(G10) 및 소오스전극(S10)은 각각 그 일단에 구비된 제1 내지 제3 패드부(PD1∼PD3)를 가질 수 있다. 제1 내지 제3 패드부(PD1∼PD3)는 상대적으로 큰 폭을 가질 수 있다. 제1 내지 제3 패드부(PD1∼PD3)에 각각 연결되는 제1 내지 제3 콘택플러그(CP1∼CP3)가 더 구비될 수 있다. 또한 도시하지는 않았지만, 제1 내지 제3 콘택플러그(CP1∼CP3) 각각에 연결된 제1 내지 제3 배선이 더 구비될 수 있다. 상기 제1 내지 제3 배선(미도시) 및 제1 내지 제3 콘택플러그(CP1∼CP3)를 통해서 드레인전극(D10), 게이트전극(G10) 및 소오스전극(S10)에 소정의 전기적 신호가 입력되거나 출력될 수 있다. 도 5의 A-A'선에 따른 단면도가 도 1과 같을 수 있다. 도 5에 도시한 평면구조는 예시적인 것에 불과하고, 이 구조는 다양하게 변형될 수 있다.
도 6a 내지 도 6h는 본 발명의 실시예에 따른 HEMT의 제조방법을 보여주는 단면도이다.
도 6a를 참조하면, 제1 기판(100) 상에 버퍼층(110)을 형성할 수 있다. 제1 기판(100)은 Si 기판이거나, 그 밖에 다른 기판, 예컨대, 사파이어(sapphire) 기판, SiC 기판 등 다양한 기판 중 하나일 수 있다. 버퍼층(110)은 전이층(transition layer)을 포함하는 층일 수 있다. 버퍼층(110)은 제1 기판(100)과 그 위에 형성되는 채널층(도 6b의 120) 사이의 격자상수 및 열팽창계수 차이를 완화시켜 채널층(도 6b의 120)의 결정성 저하를 방지하기 위해 구비시킬 수 있다. 버퍼층(110)은, 예컨대, Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물들 중에서 선택된 하나 이상의 물질을 포함하는 단층 또는 다층 구조로 형성할 수 있다. 구체적인 예로, 버퍼층(110)은 AlN, GaN, AlGaN, AlInN, AlGaInN 등으로 구성된 다양한 물질 중 적어도 하나를 포함하는 단층 또는 다층 구조로 형성할 수 있다. 경우에 따라서는, 기판(100)과 버퍼층(110) 사이에 소정의 씨드층(seed layer)(미도시)을 더 형성할 수 있다.
도 6b를 참조하면, 버퍼층(110) 상에 채널층(120)을 형성할 수 있다. 채널층(120)은 GaN층과 같은 화합물 반도체로 형성할 수 있다. 이 경우, 채널층(120)은 미도핑된(undoped) GaN층일 수 있다. 이와 같이, 채널층(120)을 미도핑된 GaN층으로 형성할 경우, 우수한 결정성을 갖는 채널층(120)을 얻을 수 있다. 특히, 채널층(120)의 상층부(이후 유효 채널영역으로 사용될 부분)의 결정성이 우수할 수 있다. 여기서는, 채널층(120)을 GaN으로 형성하는 경우에 대해서 주로 설명하였지만, 채널층(120)의 물질은 달라질 수 있다. 채널층(120)의 두께는, 예컨대, 2∼3㎛ 정도일 수 있다. 그러나 경우에 따라서는, 채널층(120)을 3㎛ 이상의 두께로 형성할 수도 있다.
다음, 채널층(120) 상에 채널공급층(130)을 형성할 수 있다. 채널공급층(130)은 채널층(120)과 분극 특성이 다른 물질을 포함할 수 있다. 예컨대, 채널공급층(130)은 채널층(120)보다 분극률 및/또는 에너지 밴드갭이 큰 물질을 포함할 수 있다. 이러한 채널공급층(130)에 의해 채널층(120)에 2DEG(미도시)가 형성될 수 있다. 채널공급층(130)은, 예컨대, Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물들 중에서 선택된 하나 이상의 물질을 포함하는 단층 또는 다층 구조로 형성할 수 있다. 구체적인 예로, 채널공급층(130)은 AlGaN, AlInN, AlN, AlInGaN 등으로 구성된 다양한 물질 중 적어도 하나를 포함하는 단층 또는 다층 구조로 형성할 수 있다. 채널공급층(130)은 수십 ㎚ 이하의 두께, 예컨대, 약 50㎚ 이하의 두께로 형성할 수 있다.
채널공급층(130) 상에 서로 이격된 게이트전극(140G), 소오스전극(140S) 및 드레인전극(140D)을 형성할 수 있다. 게이트전극(140G) 양측에 소오스전극(140S)과 드레인전극(140D)이 위치할 수 있다. 소오스전극(140S)이 드레인전극(140D)보다 게이트전극(140G)에 더 가깝게 위치할 수 있다. 즉, 소오스전극(140S)과 게이트전극(140G) 사이의 거리는 드레인전극(140D)과 게이트전극(140G) 사이의 거리보다 짧을 수 있다. 그러나 이는 예시적인 것이고, 소오스전극(140S) 및 드레인전극(140D)과 게이트전극(140G) 사이의 상대적인 거리는 달라질 수 있다. 도시하지는 않았지만, 필요에 따라, 게이트전극(140G)과 채널공급층(130) 사이에 게이트절연층이나 디플리션층(depletion layer)을 더 형성할 수 있다. 상기 게이트절연층은, 예컨대, Al2O3, SiOx, SixNy, Sc2O3, AlN, Ga2O3, Gd2O3, AlxGa2(1-x)O3, MgO 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 여기서 개시하지 않았더라도 일반적인 트랜지스터에서 사용하는 게이트절연층 물질이면 어느 것이든 상기 게이트절연층 물질로 적용할 수 있다. 상기 디플리션층은 p형 반도체층이거나 유전층일 수 있고, p형 불순물로 도핑된 층(즉, p-도핑층)일 수 있다. 구체적인 예로, 상기 디플리션층은 GaN, InN, AlGaN, AlInN, InGaN 및 AlInGaN 중 어느 하나로 형성될 수 있고, Mg와 같은 p형 불순물로 도핑될 수 있다. 또한 경우에 따라서는, 채널공급층(130)의 일부 또는 채널공급층(130)과 채널층(120)의 일부를 리세스(recess)한 후, 리세스영역에 게이트전극(140G)을 형성할 수도 있다.
도 6c를 참조하면, 채널공급층(130) 상에 게이트전극(140G), 소오스전극(140S) 및 드레인전극(140D)을 덮는 절연층(150)을 형성할 수 있다. 절연층(150)은, 예컨대, 실리콘 질화물, 실리콘 산화물, 알루미늄 질화물, 알루미늄 산화물 등 다양한 절연 물질로 형성할 수 있다. 절연층(150)은 절연성 폴리머로 형성할 수도 있다. 다음, 절연층(150) 상에 본딩층(bonding layer)(160)을 형성할 수 있다. 본딩층(160)은, 예컨대, Cu, Au, Sn 등으로 구성된 금속 및 이들의 합금 중 적어도 하나를 포함하는 단층 또는 다층 구조로 형성할 수 있다. 경우에 따라, 본딩층(160)은 형성하지 않을 수도 있다.
도 6d를 참조하면, 본딩층(160) 상에 제2 기판(200)을 부착할 수 있다. 제2 기판(200)은, 예컨대, Si 기판, SiC 기판, AlN 기판, DBC(direct bonded copper) 기판, 금속 기판 중 어느 하나일 수 있다. 그러나 제2 기판(200)의 종류는 전술한 바에 한정되지 않고, 다양하게 변화될 수 있다. 경우에 따라서는, 먼저 제2 기판(200)의 하면에 제2 본딩층(미도시)을 형성한 후, 상기 제2 본딩층을 본딩층(160) 또는 절연층(150)에 부착하는 방법으로 제2 기판(200)을 부착할 수 있다.
도 6e를 참조하면, 제1 기판(100)을 제거할 수 있다. 제1 기판(100)은 다양한 방법으로 제거할 수 있다. 일례로, 제1 기판(100)의 하부(lower portion)를 연마 공정으로 제거한 후, 잔류된 제1 기판(100)을 소정의 식각 공정으로 제거할 수 있다. 상기 잔류된 제1 기판(100)을 제거하기 위한 식각 공정은 건식 식각 공정일 수 있다. 제1 기판(100)이 Si 기판인 경우, 예컨대, SF6를 포함하는 식각 가스를 사용해서 제1 기판(100)을 식각할 수 있다. 그러나 상기 잔류된 제1 기판(100)을 제거하는 공정은 건식 식각 공정으로 한정되지 않는다. 경우에 따라서는, 습식 식각 공정으로 상기 잔류된 제1 기판(100)을 제거할 수도 있다. 여기서 개시한 제1 기판(100)의 제거 방법은 예시적인 것에 불과하고, 다양하게 변화될 수 있다.
제1 기판(100)이 제거된 도 6e의 구조물을 위·아래로 뒤집으면, 도 6f와 같은 구조를 얻을 수 있다. 도 6f의 구조는 제2 기판(200) 상에 본딩층(160), 절연층(150)이 구비되고, 절연층(150)에 드레인전극(140D), 게이트전극(140G), 소오스전극(140S)이 구비되며, 그 위에 채널공급층(130), 채널층(120) 및 버퍼층(110)이 순차로 구비된 구조라고 할 수 있다.
도 6g를 참조하면, 버퍼층(110) 위쪽에서 채널층(120)으로 불순물을 이온주입할 수 있다. 상기 불순물은, 예컨대, Ne 및 Ar 등의 비활성 원소, C 등의 전형 원소(typical element), Fe 및 V 등의 금속 원소 중 적어도 어느 하나를 포함할 수 있다. 이때, 상기 불순물의 이온주입 도즈(dose)는, 예컨대, 1012∼1016/㎠ 정도일 수 있고, 이온주입 에너지는, 예컨대, 30∼100 KeV 정도일 수 있다. 도 6g의 이온주입 공정의 결과, 도 6h와 같은 결과물이 얻어질 수 있다.
도 6h를 참조하면, 채널층(120a)의 상층부에 고저항영역(r20)이 형성될 수 있다. 고저항영역(r20)은 상기 불순물이 이온주입된 영역이다. 상기 불순물이 이온주입됨에 따라, 채널층(120a) 상층부의 결정성이 깨어지고, 그 결과, 전기 저항이 높은 고저항영역(r20)이 형성될 수 있다. 상기 불순물은 1015∼1021/㎤ 정도의 농도로 이온주입될 수 있다. 고저항영역(r20)의 저항은 약 107 Ω·㎝ 이상일 수 있다. 예컨대, 고저항영역(r20)의 저항은 107∼1013 Ω·㎝ 정도일 수 있다. 고저항영역(r20) 아래의 채널층(120a) 영역은 상기 불순물이 이온주입되지 않은 영역으로, 유효 채널영역(r10)이라 할 수 있다. 유효 채널영역(r10)의 두께는, 예컨대, 50∼200㎚ 정도일 수 있다. 한편, 버퍼층(도 6g의 110)에도 상기 불순물이 이온주입되어 이온주입된 버퍼층(110a)이 형성될 수 있다.
위에서 설명한 HEMT의 제조방법은 다양하게 변형될 수 있다. 예컨대, 도 6f의 단계에서 버퍼층(110)을 제거한 후, 도 6g의 불순물 이온주입 공정을 수행할 수 있다. 또는 버퍼층(110)이 있는 상태로 불순물을 이온주입한 후, 도 6h의 단계에서 이온주입된 버퍼층(110a)을 제거할 수도 있다. 그 밖에도 다양한 변형이 가능하다.
이와 같이 본 발명의 실시예에서는 제1 기판(100)의 제거 및 후면 이온주입 공정을 통해, 고저항영역(r20)을 갖는 고내압 HEMT를 용이하게 제조할 수 있다. 종래의 HEMT 제조방법에 따르면, 저항성 GaN층을 형성한 후, 그 위에 GaN층(바람직하게는 단결정층)과 AlGaN층(바람직하게는 단결정층)을 순차로 적층한 다음, 상기 AlGaN층 상에 게이트전극, 소오스전극 및 드레인전극을 형성하는 방식으로 HEMT 소자를 제조하였다. 이때, 상기 저항성 GaN층은 GaN층을 성장시키면서 소정의 불순물을 첨가시키는 방식으로 형성된다. 상기 저항성 GaN층 상에 상기 GaN층(바람직하게는 단결정층) 및 AlGaN층(바람직하게는 단결정층)을 형성해야 하기 때문에, 상기 저항성 GaN층은 우수한 결정성을 갖도록 성장되어야 한다. 그러나 우수한 결정성을 갖는 저항성 GaN층을 형성하는 것은 용이하지 않다. 따라서 상기 저항성 GaN층 상에 우수한 결정성을 갖는 GaN층을 형성하기가 어려울 수 있고, 결과적으로는, HEMT의 성능 확보가 용이하지 않을 수 있다. 결정성을 향상시키기 위해, 상기 저항성 GaN층을 매우 두껍게 형성할 수 있으나, 이 경우, 제조비용이 증가하고 소자의 사이즈가 커지는 등의 문제가 있다.
그러나 본 발명의 실시예에 따르면, 먼저 채널층(ex, 미도핑된 GaN층)을 형성한 후, 상기 채널층의 후면으로부터 소정 깊이까지 불순물을 이온주입하여 고저항영역(ex, 고저항 GaN층)을 형성한다. 처음에 형성되는 상기 채널층은 미도핑층일 수 있으므로, 우수한 결정성을 갖도록 성장될 수 있다. 그러므로 상기 채널층에서 유효한 채널영역으로 이용되는 부분(불순물이 이온주입되지 않는 영역, 즉, 도 1의 r1)은 우수한 결정성을 가질 수 있다. 한편, 상기 고저항영역(ex, 고저항 GaN층)은 불순물 이온주입에 의해 결정성을 깨뜨리는 방식으로 형성되므로, 높은 저항을 가질 수 있다. 이러한 이유로 본 발명의 실시예에 따르면, 우수한 성능을 갖는 HEMT를 용이하게 제조할 수 있다.
도 7a 내지 도 7d는 본 발명의 다른 실시예에 따른 HEMT의 제조방법을 보여주는 단면도이다.
도 7a를 참조하면, 도 6f의 구조를 마련한 후, 버퍼층(110) 상에 마스크패턴(300)을 형성할 수 있다. 마스크패턴(300)은, 예컨대, 감광 물질로 형성할 수 있다. 마스크패턴(300)은 소정의 개구부(3)를 가질 수 있다. 개구부(3)에 의해 이온주입될 영역이 한정될 수 있다. 개구부(3)의 위치 및 폭은 드레인전극(140D)과 게이트전극(140G) 사이의 영역에 대응될 수 있다.
도 7b를 참조하면, 마스크패턴(300)을 이온주입 장벽으로 이용해서 채널층(120) 내에 불순물을 이온주입할 수 있다. 상기 불순물은 개구부(3)에 의해 노출된 버퍼층(110) 및 그 아래의 채널층(120)으로 주입될 수 있다. 상기 불순물의 종류 및 이온주입 공정의 조건은 도 6g를 참조하여 설명한 바와 동일할 수 있다. 도 7b의 이온주입 공정의 결과, 도 7c와 같은 결과물이 얻어질 수 있다.
도 7c를 참조하면, 채널층(120a')의 상층부 일부에 고저항영역(r20')이 형성될 수 있다. 고저항영역(r20')은 드레인전극(140D)과 게이트전극(140G) 사이의 영역에 대응될 수 있다. 고저항영역(r20')은 상기 불순물이 이온주입된 영역이다. 상기 불순물은 1015∼1021/㎤ 정도의 농도로 이온주입될 수 있다. 고저항영역(r20')의 저항은 약 107 Ω·㎝ 이상일 수 있다. 예컨대, 고저항영역(r20')의 저항은 107∼1013 Ω·㎝ 정도일 수 있다. 고저항영역(r20') 아래의 채널층(120a') 영역은 상기 불순물이 이온주입되지 않은 영역으로, 유효 채널영역(r10')이라 할 수 있다. 유효 채널영역(r10')의 두께는, 예컨대, 50∼200㎚ 정도일 수 있다. 버퍼층(110a')에도 이온주입된 버퍼영역(r30')이 형성될 수 있다. 이후, 마스크패턴(300)을 제거하여, 도 7d와 같은 구조를 얻을 수 있다.
도 7a 내지 도 7d를 참조하여 설명한 HEMT의 제조방법은 다양하게 변형될 수 있다. 예컨대, 도 7a의 단계에서 먼저 버퍼층(110)을 제거한 후, 채널층(120) 상에 마스크패턴(300)을 형성한 다음, 후속 공정(즉, 불순물 이온주입)을 진행할 수 있다. 또는 버퍼층(110)이 있는 상태로 불순물을 이온주입한 후, 도 7d의 단계에서 버퍼층(110a')을 제거할 수도 있다. 그 밖에도 다양한 변형이 가능하다.
본 발명의 실시예에서는 불순물을 이온주입하여 고저항영역(r20')을 형성하므로, 고저항영역(r20')의 사이즈, 위치, 깊이 등을 용이하게 제어할 수 있다. 따라서 HEMT의 특성을 용이하게 제어할 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 구체적인 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 도 1 내지 도 4의 HEMT의 구조는 다양하게 변형될 수 있음을 알 수 있을 것이다. 구체적인 예로, 채널층 및 채널공급층의 물질로 GaN계 물질 이외에 다른 물질이 적용될 수 있음을 알 수 있을 것이다. 그리고 도 6a 내지 도 6h의 제조방법 및 도 7a 내지 도 7d의 제조방법도 다양하게 변화될 수 있음을 알 수 있을 것이다. 부가해서, 당업자라면 본 발명의 사상(idea)은 HEMT가 아닌 다른 반도체소자에도 적용될 수 있음을 알 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
* 도면의 주요 부분에 대한 부호설명 *
B1, B1' : 버퍼층 C1, C1' : 채널층
CS1 : 채널공급층 D1, D10 : 드레인전극
G1, G10 : 게이트전극 IL1 : 절연층
IP1, IP1' : 이온주입영역 M1 : 본딩금속층
PD1∼PD3 : 패드부 r1, r1' : 유효 채널영역
r2, r2' : 고저항영역 r3' : 이온주입된 버퍼영역
S1, S10 : 소오스전극 SUB1, SUB10 : 기판
100 : 제1 기판 110 : 버퍼층
120 : 채널층 130 : 채널공급층
140D : 드레인전극 140G : 게이트전극
140S : 소오스전극 150 : 절연층
160 : 본딩층 200 : 제2 기판
300 : 마스크패턴

Claims (27)

  1. 기판 상에 구비된 절연층;
    상기 절연층에 구비된 게이트전극, 소오스전극 및 드레인전극;
    상기 절연층 상에 상기 게이트전극, 소오스전극 및 드레인전극과 접촉하도록 구비된 채널공급층; 및
    상기 채널공급층 상에 구비된 것으로, 상기 채널공급층에 의해 유발된 2DEG(2-dimensional electron gas)를 포함하는 채널층;을 구비하고,
    상기 채널층은 상기 채널공급층과 접촉된 유효 채널영역 및 상기 유효 채널영역 상에 구비된 고저항영역을 포함하고, 상기 고저항영역은 불순물이 이온주입된 영역인 고전자이동도 트랜지스터(HEMT).
  2. 제 1 항에 있어서,
    상기 불순물은 Ne, Ar, C, Fe 및 V 중 적어도 어느 하나를 포함하는 HEMT.
  3. 제 1 항에 있어서,
    상기 불순물은 1015∼1021/㎤ 의 농도로 이온주입된 HEMT.
  4. 제 1 항에 있어서,
    상기 고저항영역은 107 Ω·㎝ 이상의 저항을 갖는 HEMT.
  5. 제 1 항에 있어서,
    상기 고저항영역은 상기 채널층의 상층부 전체에 형성된 HEMT.
  6. 제 1 항에 있어서,
    상기 고저항영역은 상기 채널층의 상층부 일부에 형성된 HEMT.
  7. 제 6 항에 있어서,
    상기 고저항영역이 형성된 상기 채널층의 상층부 일부는 상기 게이트전극과 드레인전극 사이의 영역에 대응하는 HEMT.
  8. 제 1 항에 있어서,
    상기 유효 채널영역은 50∼200㎚의 두께를 갖는 HEMT.
  9. 제 1 항에 있어서,
    상기 채널층은 GaN계 물질을 포함하는 HEMT.
  10. 제 1 항 또는 제 9 항에 있어서,
    상기 채널공급층은 Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물들 중 선택된 하나 이상의 물질을 포함하는 단층 또는 다층 구조를 갖는 HEMT.
  11. 제 1 항에 있어서,
    상기 채널층 상에 구비된 버퍼층을 더 포함하는 HEMT.
  12. 제 11 항에 있어서,
    상기 버퍼층의 적어도 일부는 상기 불순물로 이온주입된 영역인 HEMT.
  13. 제 1 항에 있어서,
    상기 기판과 상기 절연층 사이에 구비된 금속층을 더 포함하는 HEMT.
  14. 제 1 항에 있어서,
    상기 기판은 Si 기판, SiC 기판, AlN 기판, DBC(direct bonded copper) 기판, 금속 기판 중 어느 하나인 HEMT.
  15. 제 1 항에 있어서,
    상기 HEMT는 파워소자(power device)인 HEMT.
  16. 제1 기판 상에 채널층을 형성하는 단계;
    상기 채널층 상에 채널공급층을 형성하는 단계;
    상기 채널공급층 상에 서로 이격된 게이트전극, 소오스전극 및 드레인전극을 형성하는 단계;
    상기 채널공급층 상에 상기 게이트전극, 소오스전극 및 드레인전극을 덮는 절연층을 형성하는 단계;
    상기 절연층 상에 제2 기판을 부착하는 단계;
    상기 제1 기판을 제거하는 단계; 및
    상기 제1 기판이 제거된 측으로부터 상기 채널층의 소정 깊이까지 불순물을 이온주입하여 고저항영역을 형성하는 단계;를 포함하는 고전자이동도 트랜지스터(HEMT)의 제조방법.
  17. 제 16 항에 있어서,
    상기 불순물은 Ne, Ar, C, Fe 및 V 중 적어도 어느 하나를 포함하는 HEMT의 제조방법.
  18. 제 16 항에 있어서,
    상기 불순물은 1015∼1021/㎤ 의 농도로 이온주입하는 HEMT의 제조방법.
  19. 제 16 항에 있어서,
    상기 고저항영역은 107 Ω·㎝ 이상의 저항을 갖는 HEMT의 제조방법.
  20. 제 16 항에 있어서,
    상기 불순물은 상기 채널층의 상면 전체를 통해 이온주입하고,
    상기 고저항영역은 상기 채널층의 상층부 전체에 형성되는 HEMT의 제조방법.
  21. 제 16 항에 있어서,
    상기 불순물은 상기 채널층의 상면 일부를 통해 이온주입하고,
    상기 고저항영역은 상기 채널층의 상층부 일부에 형성되는 HEMT의 제조방법.
  22. 제 21 항에 있어서,
    상기 고저항영역이 형성된 상기 채널층의 상층부 일부는 상기 게이트전극과 드레인전극 사이의 영역에 대응하는 HEMT의 제조방법.
  23. 제 16 항에 있어서,
    상기 고저항영역 아래의 상기 채널층 영역은 50∼200㎚의 두께를 갖는 HEMT의 제조방법.
  24. 제 16 항에 있어서,
    상기 채널층은 GaN계 물질을 포함하는 HEMT의 제조방법.
  25. 제 16 항 또는 제 24 항에 있어서,
    상기 채널공급층은 Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물들 중 선택된 하나 이상의 물질을 포함하는 단층 또는 다층 구조를 갖는 HEMT의 제조방법.
  26. 제 16 항에 있어서,
    상기 제1 기판과 상기 채널층 사이에 버퍼층을 형성하는 단계를 더 포함하는 HEMT의 제조방법.
  27. 제 16 항에 있어서,
    상기 절연층과 상기 제2 기판 사이에 본딩층을 형성하는 단계를 더 포함하는 HEMT의 제조방법.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11721547B2 (en) * 2013-03-14 2023-08-08 Infineon Technologies Ag Method for manufacturing a silicon carbide substrate for an electrical silicon carbide device, a silicon carbide substrate and an electrical silicon carbide device
CN107170671A (zh) * 2017-06-22 2017-09-15 广东省半导体产业技术研究院 一种基于离子注入的GaN功率器件及其制造方法
TWI811394B (zh) * 2019-07-09 2023-08-11 聯華電子股份有限公司 高電子遷移率電晶體及其製作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050090438A (ko) * 2003-01-02 2005-09-13 크리, 인코포레이티드 3족 질화물 기반 플립-칩 집적 회로 및 그 제조 방법
US20050258431A1 (en) * 2004-05-22 2005-11-24 Smith Richard P Dielectric passivation for semiconductor devices
US20110140172A1 (en) * 2009-12-10 2011-06-16 Transphorm Inc. Reverse side engineered iii-nitride devices
KR20120027987A (ko) * 2010-09-14 2012-03-22 삼성엘이디 주식회사 질화갈륨계 반도체소자 및 그 제조방법

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3428962B2 (ja) 2000-12-19 2003-07-22 古河電気工業株式会社 ＧａＮ系高移動度トランジスタ
US7612390B2 (en) * 2004-02-05 2009-11-03 Cree, Inc. Heterojunction transistors including energy barriers
WO2005122232A1 (en) * 2004-06-11 2005-12-22 Ammono Sp. Z O.O. High electron mobility transistor (hemt) made of layers of group xiii element nitrides and manufacturing method thereof.
JP2006193348A (ja) * 2005-01-11 2006-07-27 Sumitomo Electric Ind Ltd Ｉｉｉ族窒化物半導体基板およびその製造方法
EP1739736A1 (en) 2005-06-30 2007-01-03 Interuniversitair Microelektronica Centrum ( Imec) Method of manufacturing a semiconductor device
US20060226442A1 (en) * 2005-04-07 2006-10-12 An-Ping Zhang GaN-based high electron mobility transistor and method for making the same
US7626217B2 (en) * 2005-04-11 2009-12-01 Cree, Inc. Composite substrates of conductive and insulating or semi-insulating group III-nitrides for group III-nitride devices
JP4792814B2 (ja) * 2005-05-26 2011-10-12 住友電気工業株式会社 高電子移動度トランジスタ、電界効果トランジスタ、エピタキシャル基板、エピタキシャル基板を作製する方法およびｉｉｉ族窒化物系トランジスタを作製する方法
WO2008027027A2 (en) * 2005-09-07 2008-03-06 Cree, Inc Transistor with fluorine treatment
US7388236B2 (en) * 2006-03-29 2008-06-17 Cree, Inc. High efficiency and/or high power density wide bandgap transistors
JP5186096B2 (ja) * 2006-10-12 2013-04-17 パナソニック株式会社 窒化物半導体トランジスタ及びその製造方法
US7692263B2 (en) * 2006-11-21 2010-04-06 Cree, Inc. High voltage GaN transistors
US8212290B2 (en) * 2007-03-23 2012-07-03 Cree, Inc. High temperature performance capable gallium nitride transistor
US8461626B2 (en) * 2007-07-09 2013-06-11 Freescale Semiconductor, Inc. Hetero-structure field effect transistor, integrated circuit including a hetero-structure field effect transistor and method for manufacturing a hetero-structure field effect transistor
US20090075455A1 (en) * 2007-09-14 2009-03-19 Umesh Mishra Growing N-polar III-nitride Structures
JP5100413B2 (ja) * 2008-01-24 2012-12-19 株式会社東芝 半導体装置およびその製造方法
US20100117118A1 (en) * 2008-08-07 2010-05-13 Dabiran Amir M High electron mobility heterojunction device
US20100148153A1 (en) * 2008-12-16 2010-06-17 Hudait Mantu K Group III-V devices with delta-doped layer under channel region
JP5504660B2 (ja) 2009-03-24 2014-05-28 富士通株式会社 化合物半導体装置及びその製造方法
US8436398B2 (en) * 2009-04-08 2013-05-07 Efficient Power Conversion Corporation Back diffusion suppression structures
JP5453892B2 (ja) 2009-04-15 2014-03-26 トヨタ自動車株式会社 窒化物半導体装置
KR101200274B1 (ko) 2009-12-24 2012-11-14 경북대학교 산학협력단 인헨스먼트 노멀리 오프 버티컬 질화물 반도체 소자 및 그 제조방법
US20120097918A1 (en) * 2010-10-20 2012-04-26 Varian Semiconductor Equipment Associates, Inc. Implanted current confinement structure to improve current spreading
US8643062B2 (en) * 2011-02-02 2014-02-04 Transphorm Inc. III-N device structures and methods
US20130099284A1 (en) * 2011-10-20 2013-04-25 Triquint Semiconductor, Inc. Group iii-nitride metal-insulator-semiconductor heterostructure field-effect transistors
US20130240951A1 (en) * 2012-03-13 2013-09-19 International Business Machines Corporation Gallium nitride superjunction devices
JP2014146646A (ja) * 2013-01-28 2014-08-14 Fujitsu Ltd 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050090438A (ko) * 2003-01-02 2005-09-13 크리, 인코포레이티드 3족 질화물 기반 플립-칩 집적 회로 및 그 제조 방법
US20050258431A1 (en) * 2004-05-22 2005-11-24 Smith Richard P Dielectric passivation for semiconductor devices
US20110140172A1 (en) * 2009-12-10 2011-06-16 Transphorm Inc. Reverse side engineered iii-nitride devices
KR20120027987A (ko) * 2010-09-14 2012-03-22 삼성엘이디 주식회사 질화갈륨계 반도체소자 및 그 제조방법

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