JP6381639B2 - 窒化ガリウムデバイスにおける分離構造及び集積回路 - Google Patents
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Description
本発明は、窒化ガリウム（ＧａＮ）デバイス及び集積回路の分野に関する。具体的には、本発明は、集積半導体デバイスにおける電気デバイスを分離するための構造及び方法に関する。
窒化ガリウム（ＧａＮ）半導体デバイスは、それらが有する高頻度で切り替える能力、大量の電流を運搬する能力及び高電圧に対応する能力からますます望ましいものになっている。これらのデバイスは、概して高パワー／高周波用途向けに開発されてきた。これらの種類の用途のために製作されたデバイスは、ヘテロ接合電界効果トランジスタ（ＨＦＥＴ）、高電子移動度トランジスタ（ＨＥＭＴ）又は変調ドープ電界効果トランジスタ（ＭＯＤＦＥＴ）と様々に呼ばれる、高い電子移動度を呈する一般的なデバイス構造に基づくものである。これらの種類のデバイスは、通常例えば３０Ｖ〜２０００Ｖの高電圧に耐えることができ、例えば１００ｋＨＺ〜１００ＧＨｚの高周波で動作する。
ＧａＮ ＨＥＭＴデバイスは、少なくとも２つの窒化物層を有する窒化物半導体を含む。半導体上又は緩衝層上に形成された異なる材料は、それらの層に異なるバンドギャップをもたらす。隣接する窒化物層における異なる材料は、２つの層の接点（junction）の近傍、具体的にはバンドギャップが狭い方の層に導電性の２次元電子ガス（２ＤＥＧ）領域の一因となる分極（polarization）も引き起こす。
分極を引き起こす窒化物層は、電荷がデバイスを流れることができるようにする２ＤＥＧが含まれるように、ＧａＮの層に隣接したＡｌＧａＮのバリア層を含む。このバリア層はドープされていてもよいしドープされていなくてもよい。２ＤＥＧ領域は、ゼロゲートバイアスにあるゲートの下に存在するため、殆どの窒化物デバイスは通常オンであるか又はデプレッションモードデバイスである。ゼロ印加ゲートバイアスにあるゲートの下で２ＤＥＧ領域が枯渇する（即ち、除去される）と、デバイスはエンハンスメントモードデバイスになり得る。エンハンスメントモードデバイスは通常オフであり、それらがもたらす追加の安全性から及び単純で低コストの駆動回路でそれらをより容易に制御できるため望ましい。エンハンスメントモードデバイスでは、電流を伝導するためにゲートに印加される正のバイアスが必要になる。
集積回路（ＩＣ）は互いに隣接して位置するデバイスで構成される。そのようなデバイスは電気的に分離されていないと互いに干渉し合って、ＩＣが適切に動作するのを妨げることがある。
図１（ａ）及び図１（ｂ）は、分離領域３０ａ、３０ｂが２つのデバイス１０及び２０の間に配置された従来の集積回路の一例を示す。分離領域３０ａ、３０ｂは、寄生容量を最小限に抑えるため２ＤＥＧを意図的に取り除くために設けられている。図示のように、デバイス１０はドレイン１１と、ゲート１２と、ソース１３とを含む。同様に、デバイス２０は、ドレイン２１と、ゲート２２と、ソース２３とを含む。分離領域３０ａ、３０ｂはデバイス１０とデバイス２０とを電気的に分離するため、デバイス１０のソース１３とデバイス２０のソース２３とは電位が異なる。
従来の製作方法では、分離領域３０ａ、３０ｂは、図１（ａ）に図示のようにエッチングによって導電層を取り除くこと又は図１（ｂ）に図示のようにイオン注入によって導電層を絶縁層へと変換することによって形成される。さらに図示するように、分離領域３０ａ、３０ｂは空間ＬＩＳＯにより分離されている。窒化ガリウム（ＧａＮ）ベースの材料では、分離耐圧がＬＩＳＯに比例し、１μｍにつき５０〜２００Ｖであり得る。
図２（ａ）及び図２（ｂ）に図示するように、分離構造は通常専用のマスクを用いて製作される。図２（ａ）では、分離領域５０ｃを作るための分離エッチングでは通常Ｃ１２ベース、ＢＣ１３ベース又はアルゴンベースのプラズマを使用する。図２（ｂ）では、移植種５０は通常鉄（Ｆｅ）、マグネシウム（Ｍｇ）、酸素（Ｏ）又は窒素（Ｎ）である。エッチング又はイオン注入で分離領域５０ｃ、５０ｄを製作する際、ウエハの上にパターンフォトレジスト４０を形成するために専用の分離マスクが用いられる。デバイス１０及びデバイス２０のデバイス領域がフォトレジスト４０で覆われる一方、分離領域５０ｃ、５０ｄが露出される。
分離構造を製作するための既存の方法は多くの欠点があり、それらには（１）専用のマスクと、それに関連するコストの増加させる工程段階とが必要になること、（２）漏電が多いエッチング面をもたらし得るエッチングによる分離及び（３）高温処理後に分離領域の抵抗率が悪化し得るイオン注入による分離が含まれる。
従って、専用のマスクを必要とせず、漏電が少ない構造が得られ、分離領域の抵抗率の悪化がない分離構造を製作するための方法を提供することが望ましいと考えられる。
下記で説明する実施形態は、２つの以上のトランジスタデバイスの間に分離領域を含むＧａＮ半導体デバイスの製造方法を提供することによって上述した課題及び他の課題に対処する。
本明細書で開示する集積半導体デバイスは、基板層と、基板層の上に形成された緩衝層と、緩衝層の上に形成された窒化ガリウム層と、窒化ガリウム層の上に形成されたバリア層とを含む。さらに、複数のトランジスタデバイスのためのオーミックコンタクトがバリア層の上に形成されている。具体的には、第１のトランジスタデバイスのための複数の第１のオーミックコンタクトがバリア層の面の第１の部分に形成され、第２のトランジスタデバイスのための複数の第２のオーミックコンタクトがバリア層の面の第２の部分に形成されている。それに加えて、バリアの面の第３の部分の第１及び第２のトランジスタデバイスの間に１つ以上のゲート構造が形成されている。トランジスタデバイスのソースコンタクトとゲート構造との間の空間と、ゲート構造とが集合的に第１のトランジスタデバイスを第２のトランジスタデバイスから電気的に分離する分離領域を形成することが好ましい。さらに、１つ以上のゲート構造は、第１及び第２のトランジスタデバイスのゲートコンタクトと同じ積層膜及び工程順序を有する。
本開示の特徴、目的及び利点は、図面と併せて下記の詳細な説明から一層明らかとなる。図面では同様の参照符号は対応する要素を特定する。図面は必ずしも縮尺通りに描かれていない。図面全体にわたって、同様の構造又は機能の要素を例示を目的として同様の参照符号で表している。図面は、本明細書に記載の様々な実施形態の説明を促進することを意図したものにすぎない。図面には、本明細書に開示の教示の全ての態様が記載されておらず、特許請求の範囲を限定しない。
図１（ａ）は、活性層をエッチングすることによって形成した分離を有する従来の集積回路の断面図を示す。
図１（ｂ）は、ＥＰＩにイオンを注入することによって形成した分離を有する従来の集積回路の断面図を示す。
図２（ａ）は、専用のマスクを用いて活性層をエッチング除去することによって形成した分離領域を有する従来の集積回路の断面図を示す。
図２（ｂ）は、専用のマスクを用いて活性層にイオンを注入することによって形成した分離領域を有する従来の集積回路の断面図を示す。
図３は、本発明の第１の実施形態に係る分離構造を有する集積回路である。
図４は、本発明の第２の実施形態に係る分離構造を有する集積回路である。
図５は、本発明の第３の実施形態に係る分離構造を有する集積回路である。
図６は、本発明の第４の実施形態に係る分離構造を有する集積回路である。
図７（ａ）〜図７（ｄ）は、図６の分離構造を製作するための選ばれた処理工程を示す。
下記の詳細な説明では、特定の実施形態に言及する。この詳細な説明は、本教示の好ましい態様を実施するために当業者にさらなる詳細を教示することを意図したものにすぎず、特許請求の範囲を限定することを意図していない。従って、下記の詳細な説明で開示する特徴の組み合わせは、本教示を最も広い意味で実施するのに必要でない場合があり、それらは本教示の特定の代表例を説明するために教示されているにすぎない。なお、他の実施形態が用いられ得ると共に、様々な構造的、論理的及び電気的な変更が加えられ得ることが分かる。
図３は、本発明の第１の実施形態に係る、分離構造３４０を有する窒化ガリウム（ＧａＮ）半導体デバイス３００を示す。集積半導体デバイス３００は、例えばケイ素（Ｓｉ）、炭化ケイ素（ＳｉＣ）又はサファイアを含み得る基板３１１の上に形成されている。基板層３１１の上に緩衝層３１２が形成されており、基板層３１１を窒化ガリウム（ＧａＮ）層３１３から分離する。この例示的な実施形態では、窒化ガリウム（ＧａＮ）層３１３は通常ドープされておらず、その厚さは０．５〜１０μｍである。バリア層３１４が窒化ガリウム（ＧａＮ）層３１３の上に形成されており、窒化ガリウム層３１３と接触している。さらに、バリア層３１４はＡｌＧａＮで構成されており、通常ドープされておらず、その厚さは５０オングストローム〜３００オングストロームであり、アルミニウム（Ａｌ）の組成が１０％〜３５％である。
集積半導体デバイス３００はデバイス３２０及び３３０を含み、それらのデバイスのドレインを形成するオーミックコンタクト３２１及び３３１を含む。オーミックコンタクト３２３及び３３３はデバイス３２０及び３３０のソースを形成し、ゲート３２２及び３３２がデバイス３２０のドレイン３２１とソース３２３との間及びデバイス３３０のドレイン３３１とソース３３３との間にそれぞれ設けられている。それに加えて、ゲート構造３４１がデバイス３２０及び３３０の間に設けられており、デバイス３２０のゲート３２２及びデバイス３３０のゲート３３２と同じ積層膜及び同じ工程手順を有する。ゲート構造３４１は、空間３４２及び空間３４３と共に本発明の分離構造３４０を形成する。分離構造３４０はデバイス３２０及び３３０を電気的に分離する。
この例示的な実施形態では、ゲート構造３４１は、２つのデバイス３２０、３３０及びゲートドライバを含む回路における最も負の電圧にバイアスされていることが好ましい。前記回路におけるデバイスの全てがエンハンスメントモード（Ｅモード）型デバイスであると仮定した場合、ゲート構造３４１は接地が可能である。また、デバイス３２０及びデバイス３３０がハーフブリッジを形成し、デバイス３２０がハーフブリッジ回路のローサイドでデバイス３３０がハイサイドである実施形態では、ゲート構造３４１をデバイス３２０のソース３２３に接続できる。回路３００が１つのデプレッションモード（Ｄモード）デバイスを含む場合、ゲート構造３４１を負の電圧発生器に短絡できる。デバイス３２０が高電圧に参照付け（referenced）されている場合（即ち、そのソース３２３の電位がデバイス３３０のソース３３３よりも高い場合）、電極３４１及び空間３４２は、デバイス３２０のソース３２３とデバイス３３０のソース３３３との電圧差をサポートする。ソース３２３及び３３３の間の空間３４２は、デバイス３２０からの最大分離電圧を決定する。一般に、ＧａＮベースの材料では１μｍにつき５０〜２００ボルトをサポートできる。同様に、デバイス３３０が高電圧に参照付けされている場合、ゲート構造３４１とソース３３３との間の空間３４３がデバイス３３０からの最大分離電圧を決定する。
本発明によれば、専用の分離マスク及びそれに関連する工程段階なしで分離が形成されるため有利である。その結果、本発明の分離は、先行技術の製作方法に関して前で説明したエッチング又は注入分離よりも処理コストが安価である。それに加えて、本発明のデバイス３００の分離は、エッチング又は注入分離よりも漏電が少ない。
図４は、本発明の第２の実施形態に係る、分離構造４４０を有する窒化ガリウム（ＧａＮ）半導体デバイス４００を示す。集積半導体デバイス４００は、例えばケイ素（Ｓｉ）、炭化ケイ素（ＳｉＣ）又はサファイアを含み得る基板４１１の上に形成されている。基板層４１１の上に緩衝層４１２が形成されており、基板層４１１を緩衝層４１２の上に形成されている窒化ガリウム（ＧａＮ）層４１３から分離する。窒化ガリウム（ＧａＮ）層４１３は通常ドープされておらず、その厚さが０．５〜１０μｍであることが好ましい。バリア層４１４が窒化ガリウム（ＧａＮ）層４１３の上に形成されており、窒化ガリウム層４１３と接触している。この例示的な実施形態では、バリア層４１４はＡｌＧａＮで構成されており、通常ドープされておらず、その厚さは５０オングストローム〜３００オングストロームであり、アルミニウム（Ａｌ）の組成が１０％〜３５％である。
半導体デバイス４００はデバイス４２０及び４３０を含む。オーミックコンタクト４２１、４３１はデバイス４２０及び４３０のドレインを形成し、オーミックコンタクト４２３及び４３３はデバイス４２０及び４３０のソースを形成する。また、ゲート４２２及び４３２がデバイス４２０のドレイン４２１とソース４２３との間及びデバイス４３０のドレイン４３１とソース４３３との間にそれぞれ設けられている。それに加えて、ゲート構造４４４及び４４５がデバイス４２０及び４３０の間に設けられている。ゲート構造４４４及び４４５は、デバイス４２０のゲート４２２及びデバイス４３０のゲート４３２と同じ積層膜及び同じ工程手順を有する。図４の例示の実施形態では、オーミックコンタクト４４１がゲート構造４４４及び４４５の間に設けられている。空間４４２がゲート構造４４４及びデバイス４２０のソース４２３の間に設けられ、空間４４３がゲート構造４４５及びデバイス４３０のソース４３３の間に設けられている。ゲート構造４４４及び４４５と、オーミックコンタクト４４１と、空間４４２及び４４３は集合的に本発明の実施形態に係る半導体デバイス４００の分離構造４４０を形成し、デバイス４２０とデバイス４３０とを電気的に分離する。
図４に図示する本発明の実施形態では、ゲート構造４４４及び４４５はエンハンスメントモード構造であることが好ましい。ゲート構造４４４、ゲート構造４４５及びオーミックコンタクト４４１は左浮動（left floating）であり、外部バイアス電圧に接続されていないことが好ましい。あるいは、ゲート構造４４４、ゲート構造４４５及びオーミックコンタクト４４１が互いに短絡されて、回路４００の最も低い電圧基準に接続されている。デバイス４２０がデバイス４３０よりも高い電圧を受けた場合、ゲート構造４４４が逆バイアスされて、空間４４２にわたって電圧差をサポートし、デバイス４３０への高い電圧によってデバイス４３０が影響を受けるのが防止される。空間４４２はデバイス４２０からの最大分離電圧を決定する（即ち、ＧａＮベースの材料では１μｍにつき約５０〜２００Ｖ）。同様に、デバイス４３０が高電圧を受けた場合、空間４４３は最大分離電圧を決定する。
なお、図４に図示する本発明の例示のデバイス４００は第１の実施形態と同じ利点を有する。分離領域４４０は、専用の分離マスク及びそれに関連する工程段階なしで形成され、エッチング又は注入分離よりも処理コストが安価であり、エッチング分離又は注入分離よりも漏電が少ない。
図５は、本発明の第３の実施形態に係る、分離構造５４０を有する窒化ガリウム（ＧａＮ）半導体デバイス５００を示す。この例示的な実施形態では、集積半導体デバイス５００は、例えばケイ素（Ｓｉ）、炭化ケイ素（ＳｉＣ）又はサファイアを含み得る基板５１１上に形成されている。基板５１１の上に緩衝層５１２が形成されており、基板層５１１を緩衝層５１２の上に形成された窒化ガリウム（ＧａＮ）層５１３から分離する。窒化ガリウム（ＧａＮ）層５１３は通常ドープされておらず、その厚さは０．５〜１０μｍである。バリア層５１４が窒化ガリウム（ＧａＮ）層５１３の上に形成されており、窒化ガリウム層５１３と接触している。バリア層５１４はＡｌＧａＮで構成されており、通常ドープされておらず、その厚さは５０オングストローム〜３００オングストロームである。バリア層５１４のアルミニウム（Ａｌ）の組成が１０％〜３５％であることが好ましい。
デバイス５２０は、ドレインコンタクト５２１と、ソースコンタクト５２３と、ドレインコンタクト５２１及びソースコンタクト５２３の間に配置されたゲート５２２とを有する。デバイス５３０は、ドレインコンタクト５３１と、ソースコンタクト５３３と、ドレインコンタクト５３１及びソースコンタクト５３３の間に配置されたゲート５３２とを有する。さらに、ゲート構造５４４及び５４５は、ゲート構造５４４がデバイス５２０のソース５２３に隣接し、ゲート構造５４５がデバイス５３０のソース５３３に隣接した状態でデバイス５２０及び５３０の間に配置されている。ゲート構造５４４及び５４５は同じ積層膜を有し、デバイス５２０のゲート５２２及びデバイス５３０のゲート５３２と同じプロセスで形成されている。ゲート構造５４４及び５４５とゲート構造の間の空間５４２とは、集合的に図５に図示する例示的な実施形態に係るデバイス５００の分離構造５４０を形成する。分離構造５４０はデバイス５２０とデバイス５３０とを電気的に分離する。
前で説明した図４に図示する実施形態と同様に、ゲート構造５４４及び５４５はエンハンスメントモードゲートであることが好ましい。一実施形態では、ゲート構造５４４はデバイス５２０のソース５２３に短絡され、ゲート構造５４５はデバイス５３０のソース５３３に短絡されている。デバイス５２０がデバイス５３０よりも高い電圧を受けた場合、ゲート構造５４５が逆バイアスされて、空間５４２にわたって電圧差をサポートし、デバイス５３０がデバイス５２０から影響を受けるのを防止する。デバイス５３０がデバイス５２０よりも高い電圧を受けた場合、ゲート構造５４４が逆バイアスされて、空間５４２にわたって電圧差をサポートし、デバイス５２０がデバイス５３０から影響を受けるのを防止する。ゲート構造５４４及び５４５の間の空間５４２はデバイス５２０及び５３０の間の最大分離電圧を決定し、ＧａＮベースの材料では１μｍにつき５０〜２００ボルトである。一実施形態では、分離領域５４０内のゲート構造５４４及び５４５は、デバイス５２０のソース５２３及びデバイス５３０のソース５３３にそれぞれ接続することができ、外部電圧基準に接続する必要がない。本実施形態の一改良点はゲート構造５４４及び５４５をデバイス５００の最も低い電圧基準に接続させることができる点である。
図５に図示するデバイス５００は、図３及び図４に関連してそれぞれ前で説明した第１の実施形態及び第２の実施形態と同じ利点を有する。分離領域５４０は、専用の分離マスク及びそれに関連する工程段階なしで形成され、エッチング又は注入分離よりも処理コストが安価であり、エッチング分離又は注入分離よりも漏電が少ない。それに加えて、デバイス５００では１つの空間５４２しか必要としない。これは、分離領域５４０があまり面積ととらず、コストが削減され得ることを意味する。さらに、本発明の第３の実施形態では、ゲート構造５４４及び５４５を外部電圧基準に接続する必要がない。
図６は、本発明の第４の実施形態に係る分離構造６４０を有する窒化ガリウム（ＧａＮ）半導体デバイス６００を示す。集積半導体デバイス６００は、窒化ガリウム（ＧａＮ）層６１３の２次元電子ガス（２ＤＥＧ）及び表面導電層がエッチング又はイオン注入によって取り除かれた領域６４３又は開口がある点を除いて、図５に図示のデバイス５００と同様である。
図示のように、デバイス６００は基板６１１の上に形成され、窒化ガリウム（ＧａＮ）層６１３から基板層６１１を分離する緩衝層６１２を有する。バリア層６１４はＧａＮ層６１３の上に形成されており、ＡｌＧａＮを含み、一般にドープされておらず、その厚さは５０オングストローム〜３００オングストロームであり、アルミニウム（Ａｌ）組成が１０％〜３５％である。デバイス６２０はドレイン６２１、ゲート６２２及びソース６２３を含む。デバイス６３０はドレイン６３１、ゲート６３２及びソース６３３を含む。ゲート構造６４４及び６４５は、ゲート６２２及び６３２と同じ積層膜及び同じ工程手順を有する。ゲート構造６４４はソース６２３に短絡されており、ゲート構造６４５はソース６３３に短絡されている。ゲート構造６４４と６４５との間に空間６４２が設けられており、エッチング又はイオン注入の何れかにより表面導電層（例えばバリア層６１４）及び２次元電子ガス（２ＤＥＧ）をＧａＮ層６１３から取り除くことによって領域６４３が空間６４２の下に形成されている。ゲート構造６４４及び６４５、空間６４２及び領域６４３は集合的に分離構造６４０を形成し、デバイス６２０と６３０とを電気的に分離する。
前で説明したように、デバイス６００は、エッチング又は注入領域６４３が２つのゲート構造６４４及び６４５の間に設けられている点を除いて図５に図示するデバイス５００と同様である。領域６４３によって、デバイス６００はデバイス５００よりも漏電が少ない。それに加えて、２つのゲート構造６４４及び６４５の間の空間を減らすことができる。分離領域６４３は、エッチングによって活性層を取り除くことによって、イオン注入によって又は２０１３年７月８日出願の同時係属米国仮出願第６１／８４３８０４号のように自己整合分離形成（self-aligned isolation formation）によって形成することができる。
図７（ａ）〜図７（ｄ）は、前で説明した図６に図示のＧａＮ半導体デバイス６００を製造する例示の方法を示す。この例では、半導体デバイスの分離領域７４０は自己整合分離法により形成される。具体的には、図７（ａ）は、基板７１１、緩衝層７１２、ＧａＮ層７１３及びバリア層７１４を含む開始ＥＰＩ構造の形成を示す。堆積は原子層成長法又はプラズマ化学気相成長法等の任意の従来の堆積技術を用いて行うことができるのが分かる。次に、図７（ｂ）は、誘電層７１５を堆積した後且つコンタクトマスク及びエッチングを行った後の構造を示す。誘電層７１５は、Ｓｉ３Ｎ４等の誘電膜であることが好ましい。図７（ｃ）は、コンタクト金属層（例えばフォトレジスト７１７）、コンタクト金属マスク及び金属エッチングを重ねた後の構造を示す。図７（ｄ）は、フォトレジスト７１７を剥がし、ゲート構造７４４及び７４５を形成した後のデバイスを示す。図示のように、結果として得られた半導体デバイスは、ドレイン、ゲート及びソースコンタクト７２１〜７２３を有するトランジスタデバイス７２０と、ドレイン、ゲート及びソースコンタクト７３１〜７３３を有するトランジスタデバイス７３０とを含む。窒化ガリウム（ＧａＮ）層７１３の２次元電子ガス（２ＤＥＧ）及び表面導電層のエッチング又はイオン注入によって形成された分離領域７４３又は開口がある。分離構造７４０は専用のマスクなしで形成されるため有利である。
上記の説明及び図面は、本明細書で説明した特徴及び利点を実現する特定の実施形態を示すだけのものと解釈すべきある。特定のプロセス条件の変更及び置換がなされることがある。従って、本発明の実施形態は、上記の説明及び図面によって限定されると解釈すべきでない。
Claims (14)
- 基板層の上に配置された緩衝層と、
前記緩衝層の上に配置された窒化ガリウム層と、
前記窒化ガリウム層の上に配置されたバリア層と、
前記バリア層の露出面の第１の部分に形成された、第１のトランジスタデバイスのための複数の第１のデバイスコンタクトと、
前記バリア層の露出面の第２の部分に形成された、第２のトランジスタデバイスのための複数の第２のデバイスコンタクトと、
前記バリア層の前記面の第３の部分に形成された少なくとも１つのゲート構造と、
を含む集積半導体デバイスであって、
前記ゲート構造は、前記複数の第１のデバイスコンタクトと前記複数の第２のデバイスコンタクトとの間に配置されて、前記第１のトランジスタデバイスを前記第２のトランジスタデバイスから電気的に分離する当該集積半導体デバイスの分離領域を形成し、
前記複数の第１のデバイスコンタクトは、前記第１のトランジスタデバイスのためのソースコンタクト、ゲートコンタクト及びドレインコンタクトを含み、前記複数の第２のデバイスコンタクトは、前記第２のトランジスタデバイスのためのソースコンタクト、ゲートコンタクト及びドレインコンタクトを含み、
前記ゲート構造は前記第１のトランジスタデバイス及び前記第２のトランジスタデバイスのうちの１つのソースコンタクトに電気的に連結されている、集積半導体デバイス。 - 前記ゲート構造は、前記第１のトランジスタデバイスのソースコンタクトと前記第２のトランジスタデバイスのソースコンタクトとの間に配置されている、請求項１に記載の集積半導体デバイス。
- 前記ゲート構造並びに前記第１のトランジスタデバイスのゲートコンタクト及び前記第２のトランジスタデバイスのゲートコンタクトは共通の積層膜を含む、請求項１に記載の集積半導体デバイス。
- 前記ゲート構造並びに前記第１のトランジスタデバイスのゲートコンタクト及び前記第２のトランジスタデバイスのゲートコンタクトは共通の工程順序で製作される、請求項１に記載の集積半導体デバイス。
- 前記ゲート構造は、前記集積半導体デバイスの最も負の電圧でバイアスされている、請求項１に記載の集積半導体デバイス。
- 基板層の上に配置された緩衝層と、
前記緩衝層の上に配置された窒化ガリウム層と、
前記窒化ガリウム層の上に配置されたバリア層と、
前記バリア層の露出面の第１の部分に形成された、第１のトランジスタデバイスのための複数の第１のデバイスコンタクトと、
前記バリア層の露出面の第２の部分に形成された、第２のトランジスタデバイスのための複数の第２のデバイスコンタクトと、
前記バリア層の前記面の第３の部分に形成された一対のゲート構造と、
を含む集積半導体デバイスであって、
前記一対のゲート構造は、前記複数の第１のデバイスコンタクトと前記複数の第２のデバイスコンタクトとの間に配置されて、前記第１のトランジスタデバイスを前記第２のトランジスタデバイスから電気的に分離する当該集積半導体デバイスの分離領域を形成し、
前記複数の第１のデバイスコンタクトは、前記第１のトランジスタデバイスのためのソースコンタクト、ゲートコンタクト及びドレインコンタクトを含み、前記複数の第２のデバイスコンタクトは、前記第２のトランジスタデバイスのためのソースコンタクト、ゲートコンタクト及びドレインコンタクトを含み、
前記ゲート構造は前記第１のトランジスタデバイス及び前記第２のトランジスタデバイスのうちの１つのソースコンタクトに電気的に連結されている、集積半導体デバイス。 - 前記一対のゲート構造は、前記第１のトランジスタデバイスのソースコンタクトと前記第２のトランジスタデバイスのソースコンタクトとの間に配置されている、請求項６に記載の集積半導体デバイス。
- 前記一対のゲート構造並びに前記第１のトランジスタデバイスのゲートコンタクト及び前記第２のトランジスタデバイスのゲートコンタクトは共通の積層膜を含む、請求項６に記載の集積半導体デバイス。
- 前記一対のゲート構造並びに前記第１のトランジスタデバイスのゲートコンタクト及び前記第２のトランジスタデバイスのゲートコンタクトは共通の工程順序で製作される、請求項６に記載の集積半導体デバイス。
- 前記バリア層の前記面の第３の部分の前記一対のゲート構造の間に形成されたオーミックコンタクトをさらに含み、前記一対のゲート構造と該オーミックコンタクトとが前記分離領域を形成する、請求項６に記載の集積半導体デバイス。
- 前記一対のゲート構造はエンハンスメントモード構造であり、前記一対のゲート構造及び前記オーミックコンタクトは外部バイアス電圧に電気的に接続されていない、請求項１０に記載の集積半導体デバイス。
- 前記一対のゲート構造はエンハンスメントモード構造であり、前記一対のゲート構造及び前記オーミックコンタクトは互いに短絡され、前記集積半導体デバイスの最も低い電圧基準に接続されている、請求項１０に記載の集積半導体デバイス。
- 前記一対のゲート構造は、前記第１のトランジスタデバイスのソースコンタクト及び前記第２のトランジスタデバイスのソースコンタクトにそれぞれ隣接して配置され、分離開口が前記一対のゲート構造の間に形成されている、請求項６に記載の集積半導体デバイス。
- 前記分離領域は、前記バリア層の前記面の第３の部分及び前記バリア層の前記第３の部分の下の前記窒化ガリウム層の一部内で定義されている、請求項１３に記載の集積半導体デバイス。
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