JP2019036606A - 窒化物半導体装置の製造方法 - Google Patents

窒化物半導体装置の製造方法 Download PDF

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【課題】 ボディ層の表面に加えられる加工ダメージが低減された縦型の窒化物半導体装置の製造方法を提供すること。【解決手段】 窒化物半導体装置の製造方法であって、n型窒化物半導体のドリフト層上にp型窒化物のボディ層を成膜する工程と、前記ボディ層の一部を貫通して前記ドリフト層に達するトレンチを形成する工程と、前記ボディ層の表面上を保護膜で被覆した状態で、前記保護膜上及び前記トレンチ内にn型窒化物半導体のn型半導体層を成膜する工程と、前記保護膜上の前記n型半導体層を除去して前記保護膜を露出させる工程と、前記ボディ層及び前記n型半導体層のエッチングレートよりも前記保護膜のエッチングレートが高くなる条件で前記保護膜を選択的にエッチングする工程と、を備える窒化物半導体装置の製造方法。【選択図】 図1

Description

本明細書が開示する技術は、窒化物半導体装置の製造方法に関する。
縦型の窒化物半導体装置が開発されており、その一例が特許文献1に開示されている。この種の窒化物半導体装置では、n型のドリフト層上にp型のボディ層が設けられており、隣り合うボディ層の間に配置されているn型のJFET領域を介して電流が縦方向に流れるように構成されている。
特開2017−108060号公報
イオン注入技術を利用してp型のボディ層を形成することは困難であることが知られている。このため、この種の縦型の窒化物半導体装置を製造する場合、n型のドリフト層上にp型のボディ層を成膜し、ボディ層の一部を貫通してドリフト層に達するトレンチを形成し、トレンチ内にn型のn型半導体層を成膜する方法が採用され得る。トレンチ内に充填されたn型半導体層がJFET領域となる。このとき、n型半導体層は、ボディ層上にも成膜される。トレンチを充填するように成膜されるn型半導体層の表面平坦性は悪いことから、ボディ層上に成膜されたn型半導体層を除去する場合、CMP(Chemical Mechanical Polishing)技術を利用して除去することが考えられる。しかしながら、CMP技術を利用してボディ層上に成膜されたn型半導体層を除去した場合、ボディ層の表面に加工ダメージが残存し、ボディ層の表面のアクセプタ濃度が低下したり、ドナー化したりすることが懸念される。
本明細書は、ボディ層の表面に加えられる加工ダメージが低減された縦型の窒化物半導体装置の製造方法を提供することを目的とする。
本明細書が開示する窒化物半導体装置の製造方法は、n型窒化物半導体のドリフト層上にp型窒化物半導体のボディ層を成膜する工程と、前記ボディ層の一部を貫通して前記ドリフト層に達するトレンチを形成する工程と、前記ボディ層の表面上を保護膜で被覆した状態で、前記保護膜上及び前記トレンチ内にn型窒化物半導体のn型半導体層を成膜する工程と、前記保護膜上の前記n型半導体層を除去して前記保護膜を露出させる工程と、前記ボディ層及び前記n型半導体層のエッチングレートよりも前記保護膜のエッチングレートが高くなる条件で前記保護膜を選択的にエッチングする工程と、を備えることができる。上記製造方法によると、ボディ層の表面が保護膜で保護されているので、n型半導体層を除去するときの加工ダメージがボディ層の表面に加えられることが低減される。
窒化物半導体装置の要部断面図を模式的に示す。 窒化物半導体装置の製造工程中の要部断面図を模式的に示す。 窒化物半導体装置の製造工程中の要部断面図を模式的に示す。 窒化物半導体装置の製造工程中の要部断面図を模式的に示す。 窒化物半導体装置の製造工程中の要部断面図を模式的に示す。 窒化物半導体装置の製造工程中の要部断面図を模式的に示す。 窒化物半導体装置の製造工程中の要部断面図を模式的に示す。 窒化物半導体装置の製造工程中の要部断面図を模式的に示す。 窒化物半導体装置の製造工程中の要部断面図を模式的に示す。 窒化物半導体装置の製造工程中の要部断面図を模式的に示す。 窒化物半導体装置の製造工程中の要部断面図を模式的に示す。 変形例の窒化物半導体装置の要部断面図を模式的に示す。
図1に示されるように、窒化物半導体装置1は、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)と称される種類の半導体装置であり、窒化物半導体層10、窒化物半導体層10の裏面を被覆するドレイン電極22、窒化物半導体層10の表面を被覆するソース電極24、及び、窒化物半導体層10の表面の一部に設けられているプレーナゲート30を備える。
窒化物半導体層10は、n型窒化ガリウム(GaN)のドリフト層12、p型窒化ガリウムのボディ層14、n型窒化ガリウムのソース層16及びn型窒化ガリウムのJFET領域18を有する。この例では、ドリフト層12、ボディ層14、ソース層16及びJFET領域18がいずれも窒化ガリウムで構成されているが、必要に応じて、一部の層及び/又は領域が異なる窒化物半導体で構成されていてもよい。
ドリフト層12は、後述するように、n型GaN基板として準備され、ボディ層14及びJFET領域18を成膜するための下地基板でもある。ドリフト層12の裏面は、ドレイン電極22にオーミック接触する。
ボディ層14は、ドリフト層12の表面上の一部に設けられており、高濃度ボディ層14a及び低濃度ボディ層14bを有する。高濃度ボディ層14aは、ドリフト層12と低濃度ボディ層14bの間に配置されている。高濃度ボディ層14aでは、そのキャリア濃度が低濃度ボディ層14bよりも高く調整されており、そのキャリア濃度は耐圧設計に基づいて設定される。低濃度ボディ層14bは、高濃度ボディ層14aの表面上に設けられており、窒化物半導体層10の表層部に設けられており、ソース電極24にオーミック接触する。低濃度ボディ層14bは、そのキャリア濃度が高濃度ボディ層14aよりも小さく調整されており、そのキャリア濃度はチャネル設計に基づいて設定される。なお、この例では、ボディ層14が高濃度ボディ層14aと低濃度ボディ層14bの2つの層で構成されているが、この例に代えて、ボディ層14が1つの層で構成されていてもよい。
ソース層16は、ボディ層14内、特に低濃度ボディ層14b内に設けられており、窒化物半導体層10の表層部に設けられており、ソース電極24にオーミック接触する。ソース層16は、ボディ層14によってドリフト層12及びJFET領域18から隔てられている。
JFET領域18は、ドリフト層12の表面上の一部に設けられており、隣り合うボディ層14の間に配置されており、窒化物半導体層10の表層部に設けられている。JFET領域18は、ドリフト層12から凸状に突出した部分であり、ドリフト層12の一部と評価することもできる。JFET領域18の表面は、隣接するボディ層14の表面から突出して形成されている。隣接するボディ層14の表面から突出するJFET領域18の表面部分を突出部分18aという。
プレーナゲート30は、ソース層16とJFET領域18の間に位置する低濃度ボディ層14bにチャネルを形成するように、その低濃度ボディ層14b上に設けられており、ゲート電極32及びゲート絶縁膜34を有する。ゲート電極32は、ゲート絶縁膜34を介して低濃度ボディ層14bに対向する。
次に、窒化物半導体装置1の動作を説明する。ソース電極24よりも高い電圧がドレイン電極22に印加され、ゲート電極32に閾値電圧よりも高い電圧が印加されると、窒化物半導体装置1はオンとなる。このとき、ソース層16とJFET領域18の間に位置する低濃度ボディ層14bにチャネルが形成される。ソース層16から注入された電子は、チャネルを介してJFET領域18に達し、JFET領域18及びドリフト層12を縦方向に流れてドレイン電極22に達する。このように、窒化物半導体装置1は、縦型の半導体装置として動作する。ゲート電極32に印加される電圧が閾値電圧を下回ると、低濃度ボディ層14bのチャネルが消失し、窒化物半導体装置1がオフとなる。
次に、窒化物半導体装置1の製造方法を説明する。まず、図2Aに示されるように、n型GaN基板としてドリフト層12を準備する。
次に、図2Bに示されるように、MOCVD(Metal Organic Chemical Vapor Deposition)法を利用して、ドリフト層12の表面上にp型窒化ガリウムの高濃度層114aとp型窒化ガリウムの低濃度層114bを順に成膜する。
次に、図2Cに示されるように、低濃度層114bの表面上に酸化シリコン(SiO2)のエッチングマスク42をパターニングする。エッチングマスク42は、JFET領域18(図1参照)に対応する範囲に開口が形成されている。
次に、図2Dに示されるように、ドライエッチング法を利用して、エッチングマスク42の開口に露出する低濃度層114bから深さ方向に伸びるトレンチ18Tを形成する。トレンチ18Tは、低濃度層114bと高濃度層114aを貫通してドリフト層12に達する。この例では、トレンチ18Tは、ドリフト層12の表面の一部にも侵入する。このトレンチ18Tが形成されると、高濃度層114a及び低濃度層114bはそれぞれ、高濃度ボディ層14a及び低濃度ボディ層14bに加工され、ボディ層14が形成される。
次に、図2Eに示されるように、エッチングマスク42を残した状態で、MOCVD法を利用して、トレンチ18T内にn型窒化ガリウムのn型半導体層118を成膜する。n型半導体層118は、エッチングマスク42の表面上にも成膜される。図2Eに示されるように、n型半導体層118は、トレンチ18T内を充填するように成膜されるので、トレンチ18Tに対応する位置に窪みが形成されており、その表面平坦性が悪い。
次に、図2Fに示されるように、CMP技術を利用して、エッチングマスク42の表面上に成膜されているn型半導体層118を除去し、エッチングマスク42を露出させる。これにより、トレンチ18T内に充填されていたn型半導体層118がJFET領域18に加工され、その表面が平坦化される。このときの研磨処理は、エッチングマスク42が残存するように、即ち、ボディ層14の表面がエッチングマスク42で被覆された状態で終了するように制御される。このため、ボディ層14の表面がエッチングマスク42によって保護されているので、研磨処理によってボディ層14の表面に加工ダメージが加えられることが低減される。これにより、ボディ層14の低濃度ボディ層14bの表面のアクセプタ濃度が低下したり、ドナー化したりすることが抑えられ、窒化物半導体装置1の電気的特性の悪化が抑えられる。
次に、図2Gに示されるように、ウェットエッチング法を利用して、エッチングマスク42を除去する。このときのエッチング処理は、ボディ層14及びJFET領域18のエッチングレートよりもエッチングマスク42のエッチングレートが高くなるエッチング材が選択される。この例では、フッ酸によりエッチングマスク42を選択的に除去する。図2Gに示されるように、エッチングマスク42が選択的に除去されると、JFET領域18の表面には、隣接するボディ層14の表面からエッチングマスク42の厚みの分だけ突出した突出部分18aが形成される。
次に、図2Hに示されるように、イオン注入技術を利用して、ボディ層14の低濃度ボディ層14bの一部にシリコン(Si)を注入し、ソース層16を形成する。
次に、図2Iに示されるように、JFET領域18の表面からボディ層14の表面を超えてソース層16の表面の一部にまで延設するようにゲート絶縁膜34をパターニングする。
次に、図2Jに示されるように、ゲート絶縁膜34の表面上にゲート電極32を形成してプレーナゲート30を形成するとともに、ソース層16及び低濃度ボディ層14bに接するソース電極24を形成する。最後に、ドリフト層12の裏面にドレイン電極22を形成すると、図1に示す窒化物半導体装置1が完成する。
次に、窒化物半導体装置1の他の特徴を列記する。
(1)図1及び図2Gに示されるように、JFET領域18は、隣接するボディ層14の表面からエッチングマスク42の厚みの分だけ突出する突出部分18aを有する。このJFET領域18の突出部分18aは、低濃度ボディ層14b内に形成されるチャネルに対して厚み方向にずれている。このため、研磨処理でJFET領域18の表面に加工ダメージが残ったとしても、そのダメージ領域はJFET領域18の突出部分18aに形成され、そのダメージ領域がキャリアの電流経路を阻害することが抑えられている。これにより、JFET領域18の広範囲に電気力線が広がることができ、JFET領域18の抵抗が低下する。
(2)上記製造方法の例では、図2Fに示されるように、エッチングマスク42の表面上に成膜されているn型半導体層118を除去するために、CMP技術を利用した。この例に代えて、ドライエッチング法を利用して、エッチングマスク42の表面上に成膜されているn型半導体層118をエッチバックして除去してもよい。この場合、JFET領域18の表面の平坦化はできないものの、上記(1)で説明したように、そのような凹凸はJFET領域18の突出部分18aに留まることできるので、窒化物半導体装置1の電気的特性が悪化することが抑えられる。
(3)上記製造方法の例では、図2C−図2Eに示されるように、エッチングマスク42がボディ層14の表面を保護する保護膜として利用されていた。この例に代えて、トレンチ18Tを形成した後に、エッチングマスク42を除去し、その後にボディ層14の表面を被覆する保護膜を別に形成してもよい。この場合、保護膜の材料には、窒化物半導体であるボディ層14及びJFET領域18に対して選択的にエッチング可能な材料が採用される。例えば、保護膜の材料には、酸化シリコン、窒化シリコン、酸化アルミニウム又は窒化アルミニウム等が採用され得る。
(4)上記製造方法の例では、図2Dに示されるように、トレンチ18Tの幅が一定となるように加工されていた。この例に代えて、トレンチ18Tの幅が深さ方向に沿って広がるような逆テーパ形状に加工してもよい。この場合、図3に示されるように、高濃度ボディ層14aのJFET領域18に隣接する角部14cが鈍角となった窒化物半導体装置2が製造される。これにより、この高濃度ボディ層14aの角部14cの電界集中が緩和され、窒化物半導体装置2の耐圧が向上する。
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
1:窒化物半導体装置
10:窒化物半導体層
12:ドリフト層
14:ボディ層
14a:高濃度ボディ層
14b:低濃度ボディ層
16:ソース層
18:JFET領域
22:ドレイン電極
24:ソース電極
30:プレーナゲート
32:ゲート電極
34:ゲート絶縁膜

Claims (1)

  1. 窒化物半導体装置の製造方法であって、
    n型窒化物半導体のドリフト層上にp型窒化物半導体のボディ層を成膜する工程と、
    前記ボディ層の一部を貫通して前記ドリフト層に達するトレンチを形成する工程と、
    前記ボディ層の表面上を保護膜で被覆した状態で、前記保護膜上及び前記トレンチ内にn型窒化物半導体のn型半導体層を成膜する工程と、
    前記保護膜上の前記n型半導体層を除去して前記保護膜を露出させる工程と、
    前記ボディ層及び前記n型半導体層のエッチングレートよりも前記保護膜のエッチングレートが高くなる条件で前記保護膜を選択的にエッチングする工程と、を備える窒化物半導体装置の製造方法。
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