JP2019036606A - 窒化物半導体装置の製造方法 - Google Patents
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Abstract
【課題】 ボディ層の表面に加えられる加工ダメージが低減された縦型の窒化物半導体装置の製造方法を提供すること。【解決手段】 窒化物半導体装置の製造方法であって、ｎ型窒化物半導体のドリフト層上にｐ型窒化物のボディ層を成膜する工程と、前記ボディ層の一部を貫通して前記ドリフト層に達するトレンチを形成する工程と、前記ボディ層の表面上を保護膜で被覆した状態で、前記保護膜上及び前記トレンチ内にｎ型窒化物半導体のｎ型半導体層を成膜する工程と、前記保護膜上の前記ｎ型半導体層を除去して前記保護膜を露出させる工程と、前記ボディ層及び前記ｎ型半導体層のエッチングレートよりも前記保護膜のエッチングレートが高くなる条件で前記保護膜を選択的にエッチングする工程と、を備える窒化物半導体装置の製造方法。【選択図】 図１
Description
本明細書が開示する技術は、窒化物半導体装置の製造方法に関する。
縦型の窒化物半導体装置が開発されており、その一例が特許文献１に開示されている。この種の窒化物半導体装置では、ｎ型のドリフト層上にｐ型のボディ層が設けられており、隣り合うボディ層の間に配置されているｎ型のＪＦＥＴ領域を介して電流が縦方向に流れるように構成されている。
イオン注入技術を利用してｐ型のボディ層を形成することは困難であることが知られている。このため、この種の縦型の窒化物半導体装置を製造する場合、ｎ型のドリフト層上にｐ型のボディ層を成膜し、ボディ層の一部を貫通してドリフト層に達するトレンチを形成し、トレンチ内にｎ型のｎ型半導体層を成膜する方法が採用され得る。トレンチ内に充填されたｎ型半導体層がＪＦＥＴ領域となる。このとき、ｎ型半導体層は、ボディ層上にも成膜される。トレンチを充填するように成膜されるｎ型半導体層の表面平坦性は悪いことから、ボディ層上に成膜されたｎ型半導体層を除去する場合、ＣＭＰ（Chemical Mechanical Polishing）技術を利用して除去することが考えられる。しかしながら、ＣＭＰ技術を利用してボディ層上に成膜されたｎ型半導体層を除去した場合、ボディ層の表面に加工ダメージが残存し、ボディ層の表面のアクセプタ濃度が低下したり、ドナー化したりすることが懸念される。
本明細書は、ボディ層の表面に加えられる加工ダメージが低減された縦型の窒化物半導体装置の製造方法を提供することを目的とする。
本明細書が開示する窒化物半導体装置の製造方法は、ｎ型窒化物半導体のドリフト層上にｐ型窒化物半導体のボディ層を成膜する工程と、前記ボディ層の一部を貫通して前記ドリフト層に達するトレンチを形成する工程と、前記ボディ層の表面上を保護膜で被覆した状態で、前記保護膜上及び前記トレンチ内にｎ型窒化物半導体のｎ型半導体層を成膜する工程と、前記保護膜上の前記ｎ型半導体層を除去して前記保護膜を露出させる工程と、前記ボディ層及び前記ｎ型半導体層のエッチングレートよりも前記保護膜のエッチングレートが高くなる条件で前記保護膜を選択的にエッチングする工程と、を備えることができる。上記製造方法によると、ボディ層の表面が保護膜で保護されているので、ｎ型半導体層を除去するときの加工ダメージがボディ層の表面に加えられることが低減される。
図１に示されるように、窒化物半導体装置１は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と称される種類の半導体装置であり、窒化物半導体層１０、窒化物半導体層１０の裏面を被覆するドレイン電極２２、窒化物半導体層１０の表面を被覆するソース電極２４、及び、窒化物半導体層１０の表面の一部に設けられているプレーナゲート３０を備える。
窒化物半導体層１０は、ｎ型窒化ガリウム（ＧａＮ）のドリフト層１２、ｐ型窒化ガリウムのボディ層１４、ｎ型窒化ガリウムのソース層１６及びｎ型窒化ガリウムのＪＦＥＴ領域１８を有する。この例では、ドリフト層１２、ボディ層１４、ソース層１６及びＪＦＥＴ領域１８がいずれも窒化ガリウムで構成されているが、必要に応じて、一部の層及び／又は領域が異なる窒化物半導体で構成されていてもよい。
ドリフト層１２は、後述するように、ｎ型ＧａＮ基板として準備され、ボディ層１４及びＪＦＥＴ領域１８を成膜するための下地基板でもある。ドリフト層１２の裏面は、ドレイン電極２２にオーミック接触する。
ボディ層１４は、ドリフト層１２の表面上の一部に設けられており、高濃度ボディ層１４ａ及び低濃度ボディ層１４ｂを有する。高濃度ボディ層１４ａは、ドリフト層１２と低濃度ボディ層１４ｂの間に配置されている。高濃度ボディ層１４ａでは、そのキャリア濃度が低濃度ボディ層１４ｂよりも高く調整されており、そのキャリア濃度は耐圧設計に基づいて設定される。低濃度ボディ層１４ｂは、高濃度ボディ層１４ａの表面上に設けられており、窒化物半導体層１０の表層部に設けられており、ソース電極２４にオーミック接触する。低濃度ボディ層１４ｂは、そのキャリア濃度が高濃度ボディ層１４ａよりも小さく調整されており、そのキャリア濃度はチャネル設計に基づいて設定される。なお、この例では、ボディ層１４が高濃度ボディ層１４ａと低濃度ボディ層１４ｂの２つの層で構成されているが、この例に代えて、ボディ層１４が１つの層で構成されていてもよい。
ソース層１６は、ボディ層１４内、特に低濃度ボディ層１４ｂ内に設けられており、窒化物半導体層１０の表層部に設けられており、ソース電極２４にオーミック接触する。ソース層１６は、ボディ層１４によってドリフト層１２及びＪＦＥＴ領域１８から隔てられている。
ＪＦＥＴ領域１８は、ドリフト層１２の表面上の一部に設けられており、隣り合うボディ層１４の間に配置されており、窒化物半導体層１０の表層部に設けられている。ＪＦＥＴ領域１８は、ドリフト層１２から凸状に突出した部分であり、ドリフト層１２の一部と評価することもできる。ＪＦＥＴ領域１８の表面は、隣接するボディ層１４の表面から突出して形成されている。隣接するボディ層１４の表面から突出するＪＦＥＴ領域１８の表面部分を突出部分１８ａという。
プレーナゲート３０は、ソース層１６とＪＦＥＴ領域１８の間に位置する低濃度ボディ層１４ｂにチャネルを形成するように、その低濃度ボディ層１４ｂ上に設けられており、ゲート電極３２及びゲート絶縁膜３４を有する。ゲート電極３２は、ゲート絶縁膜３４を介して低濃度ボディ層１４ｂに対向する。
次に、窒化物半導体装置１の動作を説明する。ソース電極２４よりも高い電圧がドレイン電極２２に印加され、ゲート電極３２に閾値電圧よりも高い電圧が印加されると、窒化物半導体装置１はオンとなる。このとき、ソース層１６とＪＦＥＴ領域１８の間に位置する低濃度ボディ層１４ｂにチャネルが形成される。ソース層１６から注入された電子は、チャネルを介してＪＦＥＴ領域１８に達し、ＪＦＥＴ領域１８及びドリフト層１２を縦方向に流れてドレイン電極２２に達する。このように、窒化物半導体装置１は、縦型の半導体装置として動作する。ゲート電極３２に印加される電圧が閾値電圧を下回ると、低濃度ボディ層１４ｂのチャネルが消失し、窒化物半導体装置１がオフとなる。
次に、窒化物半導体装置１の製造方法を説明する。まず、図２Ａに示されるように、ｎ型ＧａＮ基板としてドリフト層１２を準備する。
次に、図２Ｂに示されるように、ＭＯＣＶＤ（Ｍetal Organic Chemical Vapor Deposition）法を利用して、ドリフト層１２の表面上にｐ型窒化ガリウムの高濃度層１１４ａとｐ型窒化ガリウムの低濃度層１１４ｂを順に成膜する。
次に、図２Ｃに示されるように、低濃度層１１４ｂの表面上に酸化シリコン（SiO2）のエッチングマスク４２をパターニングする。エッチングマスク４２は、ＪＦＥＴ領域１８（図１参照）に対応する範囲に開口が形成されている。
次に、図２Ｄに示されるように、ドライエッチング法を利用して、エッチングマスク４２の開口に露出する低濃度層１１４ｂから深さ方向に伸びるトレンチ１８Ｔを形成する。トレンチ１８Ｔは、低濃度層１１４ｂと高濃度層１１４ａを貫通してドリフト層１２に達する。この例では、トレンチ１８Ｔは、ドリフト層１２の表面の一部にも侵入する。このトレンチ１８Ｔが形成されると、高濃度層１１４ａ及び低濃度層１１４ｂはそれぞれ、高濃度ボディ層１４ａ及び低濃度ボディ層１４ｂに加工され、ボディ層１４が形成される。
次に、図２Ｅに示されるように、エッチングマスク４２を残した状態で、ＭＯＣＶＤ法を利用して、トレンチ１８Ｔ内にｎ型窒化ガリウムのｎ型半導体層１１８を成膜する。ｎ型半導体層１１８は、エッチングマスク４２の表面上にも成膜される。図２Ｅに示されるように、ｎ型半導体層１１８は、トレンチ１８Ｔ内を充填するように成膜されるので、トレンチ１８Ｔに対応する位置に窪みが形成されており、その表面平坦性が悪い。
次に、図２Ｆに示されるように、ＣＭＰ技術を利用して、エッチングマスク４２の表面上に成膜されているｎ型半導体層１１８を除去し、エッチングマスク４２を露出させる。これにより、トレンチ１８Ｔ内に充填されていたｎ型半導体層１１８がＪＦＥＴ領域１８に加工され、その表面が平坦化される。このときの研磨処理は、エッチングマスク４２が残存するように、即ち、ボディ層１４の表面がエッチングマスク４２で被覆された状態で終了するように制御される。このため、ボディ層１４の表面がエッチングマスク４２によって保護されているので、研磨処理によってボディ層１４の表面に加工ダメージが加えられることが低減される。これにより、ボディ層１４の低濃度ボディ層１４ｂの表面のアクセプタ濃度が低下したり、ドナー化したりすることが抑えられ、窒化物半導体装置１の電気的特性の悪化が抑えられる。
次に、図２Ｇに示されるように、ウェットエッチング法を利用して、エッチングマスク４２を除去する。このときのエッチング処理は、ボディ層１４及びＪＦＥＴ領域１８のエッチングレートよりもエッチングマスク４２のエッチングレートが高くなるエッチング材が選択される。この例では、フッ酸によりエッチングマスク４２を選択的に除去する。図２Ｇに示されるように、エッチングマスク４２が選択的に除去されると、ＪＦＥＴ領域１８の表面には、隣接するボディ層１４の表面からエッチングマスク４２の厚みの分だけ突出した突出部分１８ａが形成される。
次に、図２Ｈに示されるように、イオン注入技術を利用して、ボディ層１４の低濃度ボディ層１４ｂの一部にシリコン（Ｓｉ）を注入し、ソース層１６を形成する。
次に、図２Ｉに示されるように、ＪＦＥＴ領域１８の表面からボディ層１４の表面を超えてソース層１６の表面の一部にまで延設するようにゲート絶縁膜３４をパターニングする。
次に、図２Ｊに示されるように、ゲート絶縁膜３４の表面上にゲート電極３２を形成してプレーナゲート３０を形成するとともに、ソース層１６及び低濃度ボディ層１４ｂに接するソース電極２４を形成する。最後に、ドリフト層１２の裏面にドレイン電極２２を形成すると、図１に示す窒化物半導体装置１が完成する。
次に、窒化物半導体装置１の他の特徴を列記する。
（１）図１及び図２Ｇに示されるように、ＪＦＥＴ領域１８は、隣接するボディ層１４の表面からエッチングマスク４２の厚みの分だけ突出する突出部分１８ａを有する。このＪＦＥＴ領域１８の突出部分１８ａは、低濃度ボディ層１４ｂ内に形成されるチャネルに対して厚み方向にずれている。このため、研磨処理でＪＦＥＴ領域１８の表面に加工ダメージが残ったとしても、そのダメージ領域はＪＦＥＴ領域１８の突出部分１８ａに形成され、そのダメージ領域がキャリアの電流経路を阻害することが抑えられている。これにより、ＪＦＥＴ領域１８の広範囲に電気力線が広がることができ、ＪＦＥＴ領域１８の抵抗が低下する。
（１）図１及び図２Ｇに示されるように、ＪＦＥＴ領域１８は、隣接するボディ層１４の表面からエッチングマスク４２の厚みの分だけ突出する突出部分１８ａを有する。このＪＦＥＴ領域１８の突出部分１８ａは、低濃度ボディ層１４ｂ内に形成されるチャネルに対して厚み方向にずれている。このため、研磨処理でＪＦＥＴ領域１８の表面に加工ダメージが残ったとしても、そのダメージ領域はＪＦＥＴ領域１８の突出部分１８ａに形成され、そのダメージ領域がキャリアの電流経路を阻害することが抑えられている。これにより、ＪＦＥＴ領域１８の広範囲に電気力線が広がることができ、ＪＦＥＴ領域１８の抵抗が低下する。
（２）上記製造方法の例では、図２Ｆに示されるように、エッチングマスク４２の表面上に成膜されているｎ型半導体層１１８を除去するために、ＣＭＰ技術を利用した。この例に代えて、ドライエッチング法を利用して、エッチングマスク４２の表面上に成膜されているｎ型半導体層１１８をエッチバックして除去してもよい。この場合、ＪＦＥＴ領域１８の表面の平坦化はできないものの、上記（１）で説明したように、そのような凹凸はＪＦＥＴ領域１８の突出部分１８ａに留まることできるので、窒化物半導体装置１の電気的特性が悪化することが抑えられる。
（３）上記製造方法の例では、図２Ｃ−図２Ｅに示されるように、エッチングマスク４２がボディ層１４の表面を保護する保護膜として利用されていた。この例に代えて、トレンチ１８Ｔを形成した後に、エッチングマスク４２を除去し、その後にボディ層１４の表面を被覆する保護膜を別に形成してもよい。この場合、保護膜の材料には、窒化物半導体であるボディ層１４及びＪＦＥＴ領域１８に対して選択的にエッチング可能な材料が採用される。例えば、保護膜の材料には、酸化シリコン、窒化シリコン、酸化アルミニウム又は窒化アルミニウム等が採用され得る。
（４）上記製造方法の例では、図２Ｄに示されるように、トレンチ１８Ｔの幅が一定となるように加工されていた。この例に代えて、トレンチ１８Ｔの幅が深さ方向に沿って広がるような逆テーパ形状に加工してもよい。この場合、図３に示されるように、高濃度ボディ層１４ａのＪＦＥＴ領域１８に隣接する角部１４ｃが鈍角となった窒化物半導体装置２が製造される。これにより、この高濃度ボディ層１４ａの角部１４ｃの電界集中が緩和され、窒化物半導体装置２の耐圧が向上する。
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
１：窒化物半導体装置
１０：窒化物半導体層
１２：ドリフト層
１４：ボディ層
１４ａ：高濃度ボディ層
１４ｂ：低濃度ボディ層
１６：ソース層
１８：ＪＦＥＴ領域
２２：ドレイン電極
２４：ソース電極
３０：プレーナゲート
３２：ゲート電極
３４：ゲート絶縁膜
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１４ａ：高濃度ボディ層
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３０：プレーナゲート
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Claims (1)
- 窒化物半導体装置の製造方法であって、
ｎ型窒化物半導体のドリフト層上にｐ型窒化物半導体のボディ層を成膜する工程と、
前記ボディ層の一部を貫通して前記ドリフト層に達するトレンチを形成する工程と、
前記ボディ層の表面上を保護膜で被覆した状態で、前記保護膜上及び前記トレンチ内にｎ型窒化物半導体のｎ型半導体層を成膜する工程と、
前記保護膜上の前記ｎ型半導体層を除去して前記保護膜を露出させる工程と、
前記ボディ層及び前記ｎ型半導体層のエッチングレートよりも前記保護膜のエッチングレートが高くなる条件で前記保護膜を選択的にエッチングする工程と、を備える窒化物半導体装置の製造方法。
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