KR20160030073A - 갈륨 나이트라이드 소자 및 집적회로 내 격리 구조 - Google Patents
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Abstract
집적 반도체 소자는 기판 층, 상기 기판 층 상에 형성된 버퍼 층, 상기 버퍼 층 상에 형성된 갈륨 나이트라이드 층, 및 상기 갈륨 나이트라이드 층 상에 형성된 배리어 층을 포함한다. 더욱이, 복수의 트랜지스터 소자에 대한 옴 접촉부들이 상기 배리어 층 상에 형성된다. 구체적으로, 상기 제1 트랜지스터 소자에 대한 복수의 제1 옴 접촉부들은 상기 배리어 층의 상기 표면의 제1 부분 상에 형성되고, 상기 제2 트랜지스터 소자에 대한 복수의 제2 옴 접촉부들은 상기 배리어 층의 상기 표면의 제2 부분 상에 형성된다.
Description
본 발명은 갈륨 나이트라이드(GaN; gallium nitride) 소자 및 집적회로의 분야에 관련된 것이다. 구체적으로, 본 발명은 집적 반도체 소자(integrated semiconductor device) 내에서 전기적 소자들을 격리시키는 구조 및 방법에 관련된다.
갈륨 나이트라이드(GaN) 반도체 소자들은 고주파에서 스위칭하고, 큰 전류를 흐르게 하며, 높은 전압을 지원하는 그 능력 때문에 점점 가치가 높아지고 있다. 이 소자들의 개발은 일반적으로 고전력/고주파 어플리케이션들을 겨냥하고 있다. 이러한 유형의 어플리케이션들을 위해 제작된 소자들은 높은 전자 유동성을 보이는 일반적인 소자 구조들에 기초하고, 헤테로접합 전계 효과 트랜지스터(HFET; heterojunction field effect transistors), 또는 변조 도프 전계 효과 트랜지스터(MODFET; modulation doped field effect transistors)와 같이 다양하게 참조된다. 이러한 유형의 소자들은 통상적으로 고주파, 예를 들어 100kHz - 100GHz에서 작동하는 동안 높은 전압, 예를 들어 30-2000 볼트를 견뎌낼 수 있다.
GaN HEMT 소자는 적어도 둘 이상의 나이트라이드 층(nitride layers)을 가지는 나이트라이드 반도체를 포함한다. 상기 반도체 또는 버퍼 층 상에 형성된 상이한 재료들은 상기 층들이 상이한 밴드 갭(band gap)을 가질 수 있게 한다. 또한, 상기 인접한 나이트라이드 층들 내의 상이한 재료는 분극(polarization)을 야기하고, 이는 특히 더 좁은 밴드 갭을 가진 층 내에서, 상기 두 층의 접합 부근의 전도성 이차원 전자 기체(conductive 2DEG; conductive two dimensional electron gas) 영역에 기여한다.
분극을 야기하는 상기 나이트라이드 층들은, 통상적으로 상기 2DEG를 포함하기 위해 GaN의 층에 인접한 AlGaN의 배리어 층을 포함하고, 이는 전하(charge)가 상기 소자를 통해 흐를 수 있게 한다. 이 배리어 층은 도프(doped) 되거나 언도프(undoped)될 수 있다. 상기 2DEG 영역이 제로 게이트 바이어스(zero gate bias)에서 게이트 아래에 존재하기 때문에, 대부분의 나이트라이드 소자들은 노멀리 온(normally on), 또는 디플리션 모드(depletion mode) 소자가 된다. 만약 상기 2DEG 영역이 제로 인가 게이트 바이어스에서 상기 게이트 아래에서 공핍(즉, 제거)되면(depleted), 상기 소자는 인핸스먼트 모드(enhancement mode) 소자가 될 수 있다. 인핸스먼트 모드 소자들은 노멀리 오프(normally off)이고 그것들이 제공하는 추가적인 안전 때문에, 그리고 그것들은 더 간단히 제어하기 쉽고, 저비용 드라이브 회로이기 때문에 가치가 있다. 인핸스먼트 모드 소자는 전류를 전도하기 위해서 게이트에서 인가되는 정 바이어스(positive bias)를 필요로 한다.
집적 회로(ICs)는 서로 근접하게 위치한 소자들로 구성된다. 이러한 소자들은 만약 전기적으로 격리되어 있지 않다면 서로 방해할 수 있고, ICs가 적절하게 기능할 수 없도록 한다.
도 1(a) 및 1(b)는 두 소자들(10 및 20)과 그 사이에 배치된 격리 구역(30a, 30b)을 가진 종래의 집적 회로의 예를 도시한다. 격리 구역(30a, 30b)은 기생 용량(parasitic capacitance)을 최소화하기 위해 2DEG를 의도적으로 제거하기 위해 제공된다. 도시된 것처럼, 소자(10)는 드레인(drain)(11), 게이트(gate)(12) 및 소스(source)(13)를 포함한다. 마찬가지로, 소자(20)는 드레인(21), 게이트(22), 및 소스(23)를 포함한다. 상기 격리 구역(30a, 30b)은 소자(10) 및 소자(20)를 전기적으로 분리하여, 소자(10)의 소스(13) 및 소자(20)의 소스(23)가 상이한 전위(potentials)에 있게 된다.
종래의 제작 방법에 대하여, 상기 격리 구역(30a, 30b)은 도 1(a)에 도시된 것처럼 상기 도전 층들을 에칭(etching)하거나, 또는 도 1(b)에 도시된 것처럼 도전 층들을 이온-주입(ion-implantation)에 의해 절연 층들로 전환함으로써 형성된다. 나아가 도시된 것처럼, 격리 구역(30a, 30b)은 LISO의 공간에 의해 분리되어 있다. 갈륨 나이트라이드(GaN) 기반의 재료에서, 상기 브레이크다운 전압(breakdown voltage)은 μm 당 50~200V를 가진 LISO에 비례한다.
격리 구조는 통상적으로 도 2(a) 및 (b)에 도시된 것처럼 전용 마스크로 제작된다. 도 2(a)에서, 격리 구역(50c)을 생성하기 위한 격리 에칭(etching)은 통상적으로 Cl2-기반, BCl3-기반, 또는 아르곤-기반 플라즈마를 이용한다. 도 2(b)에서, 격리 주입 종(isolation implant species)(50)은 통상적으로 철(Fe), 마그네슘(Mg), 산소(O) 또는 질소(N)이다. 에칭 또는 이온-주입으로 격리 구역들(50c, 50d)을 제작함에 있어서, 전용 격리 마스크는 웨이퍼(wafer)의 맨 위에 패턴화된 포토레지스트(photoresist)(40)를 형성하기 위해 이용된다. 상기 격리 구역(50c, 50d)은 소자(10) 및 소자(20)의 소자 영역이 상기 포토레지스트(40)로 뒤덮이는 동안 노출된다.
격리 구조를 제작하는 종래의 방법은 (1) 비용을 증가시키는 관련된 공정 단계들과 전용 마스크가 필요하고; (2) 에칭된 표면이 큰 누설 전류를 야기할 수 있는, 에칭에 의한 격리; 및 (3) 고온의 공정 이후에 격리 영역의 상기 저항률(resistivity)을 열화(degradation) 시키는 이온-주입에 의한 격리 등을 포함한 수많은 단점들이 존재한다.
따라서, 전용 마스크를 필요로 하지 않고, 감소한 누설 전류를 가지는 구조가 되며, 격리 영역의 저항률 열화를 겪지 않는 격리 구조를 제작하기 위한 공정을 제공하는 것이 필요하다.
이하에 기술된 실시예들은 둘 이상의 트랜지스터 소자 사이에 격리 영역을 포함하는 GaN 반도체 소자들을 제조하는 방법들을 제공함으로써, 상기 논의된 문제들과 다른 문제들을 다룬다.
여기서 개시된 집적 반도체 소자는 기판 층, 상기 기판 층 위에 형성된 버퍼 층, 상기 버퍼 층 위에 형성된 갈륨 나이트라이드 층, 및 상기 갈륨 나이트라이드 층 위에 형성된 배리어 층을 포함한다. 나아가, 복수의 트랜지스터 소자에 대한 옴 접촉부들(ohmic contacts)이 배리어 층 위에 형성된다. 구체적으로, 상기 제1 트랜지스터 소자에 대한 복수의 제1 옴 접촉부는 상기 배리어 층 표면의 제1 부분 위에 형성되고, 상기 제2 트랜지스터 소자에 대한 복수의 제2 옴 접촉부는 상기 배리어 층 표면의 제2 부분 위에 형성된다. 또한, 하나 이상의 게이트 구조는 상기 제1 및 제2 트랜지스터 소자 사이의 배리어 표면의 제3 부분 위에 형성된다. 더 바람직하게는, 상기 게이트 구조들 및 게이트 구조들 사이의 공간 및 트랜지스터 소자들의 상기 소스 접촉부들은, 상기 제1 트랜지스터 소자를 상기 제2 트랜지스터 소자로부터 전기적으로 격리시키는 격리 영역을 전체로서 형성한다. 나아가, 하나 이상의 게이트 구조는 상기 제1 및 제2 트랜지스터 소자의 게이트 접촉부들과 동일한 필름 스택 및 동일한 공정 순서를 가진다.
본 발명의 상기 특징, 목적, 및 이점은 아래에 개시된 상세한 설명으로부터, 유사한 참조 문자가 요소들을 대응되게 식별하는 도면과 함께 취해지는 경우, 더욱 명백해질 것이다:
도 1(a)는 액티브 층들(active layers)을 에칭(etching)함으로써 형성된 격리를 가진 종래의 집적 회로의 단면도를 도시한다.
도 1(b)는 상기 EPI로의 이온 주입에 의해 형성된 격리를 가진 종래의 집적 회로의 단면도를 도시한다.
도 2(a)는 전용 마스크를 이용하여 액티브 층들을 에칭함으로써 형성된 격리 영역을 가진 종래의 집적 회로의 단면도를 도시한다.
도 2(b)는 전용 마스크를 이용하여 액티브 층들에 이온을 주입함으로써 형성된 격리 영역을 가진 종래의 집적 회로의 단면도를 도시한다.
도 3은 본 발명의 제1 실시예에 따른 격리 구조를 가진 집적 회로이다.
도 4는 본 발명의 제2 실시예에 따른 격리 구조를 가진 집적 회로이다.
도 5는 본 발명의 제3 실시예에 따른 격리 구조를 가진 집적 회로이다.
도 6은 본 발명의 제4 실시예에 따른 격리 구조를 가진 집적 회로이다.
도 7(a) 내지 도 7(d)는 상기 도 6의 격리 구조 제작을 위해 선택된 공정 단계들을 도시한다.
상기 도면들은 반드시 일정한 비율로 도시된 것은 아니며, 유사한 구조 또는 기능의 구성요소들은 일반적으로 도면 전체에 걸쳐서 설명을 위해 유사한 참조 부호로 표시된다. 상기 도면들은 여기에 기술된 다양한 실시예들의 설명을 용이하게 위한 것이다; 상기 도면들은 여기에 개시된 교시의 모든 양상을 기술하지는 않으며 청구항의 범위를 제한하지 않는다.
도 1(a)는 액티브 층들(active layers)을 에칭(etching)함으로써 형성된 격리를 가진 종래의 집적 회로의 단면도를 도시한다.
도 1(b)는 상기 EPI로의 이온 주입에 의해 형성된 격리를 가진 종래의 집적 회로의 단면도를 도시한다.
도 2(a)는 전용 마스크를 이용하여 액티브 층들을 에칭함으로써 형성된 격리 영역을 가진 종래의 집적 회로의 단면도를 도시한다.
도 2(b)는 전용 마스크를 이용하여 액티브 층들에 이온을 주입함으로써 형성된 격리 영역을 가진 종래의 집적 회로의 단면도를 도시한다.
도 3은 본 발명의 제1 실시예에 따른 격리 구조를 가진 집적 회로이다.
도 4는 본 발명의 제2 실시예에 따른 격리 구조를 가진 집적 회로이다.
도 5는 본 발명의 제3 실시예에 따른 격리 구조를 가진 집적 회로이다.
도 6은 본 발명의 제4 실시예에 따른 격리 구조를 가진 집적 회로이다.
도 7(a) 내지 도 7(d)는 상기 도 6의 격리 구조 제작을 위해 선택된 공정 단계들을 도시한다.
상기 도면들은 반드시 일정한 비율로 도시된 것은 아니며, 유사한 구조 또는 기능의 구성요소들은 일반적으로 도면 전체에 걸쳐서 설명을 위해 유사한 참조 부호로 표시된다. 상기 도면들은 여기에 기술된 다양한 실시예들의 설명을 용이하게 위한 것이다; 상기 도면들은 여기에 개시된 교시의 모든 양상을 기술하지는 않으며 청구항의 범위를 제한하지 않는다.
다음의 상세한 설명에서, 참조는 특정 실시예들로 이루어진다. 이러한 상세한 설명은 단지 당업자가 본 교시의 바람직한 양태를 실시하도록 더 세부적인 사항을 가르치기 위한 의도에 불과하며, 청구항의 범위를 제한하려는 의도가 아니다. 그러므로 다음의 상세한 설명에서 개시된 특징들의 조합은 가장 넓은 의미에서의 교시를 실시하기 위해 필수적이지 않을 수 있으며, 그 대신 단지 본 교시의 대표적인 특정 예들을 설명하기 위해 교시된다. 또한, 다른 실시예들이 채용될 수 있고, 그 다양한 구조적, 논리적 및 전기적 변경이 이루어질 수 있음을 이해해야 한다.
도 3은 본 발명의 제1 실시예에 따른 격리 구조(340)를 가진 갈륨 나이트라이드(GaN) 반도체 소자(300)를 도시한다. 상기 집적 반도체 소자(300)는 기판(311) 위에 형성되고, 기판은 예를 들어 실리콘(Si), 실리콘 카바이드(SiC) 또는 사파이어 등으로 구성될 수 있다. 버퍼 층(312)은 상기 기판 층(311) 위에 형성되고 상기 기판 층(311)을 갈륨 나이트라이드(GaN) 층(313)으로부터 분리시킨다. 예시적인 실시예에서, 갈륨 나이트라이드(GaN) 층(313)은 통상적으로 언-도프(un-doped)되고 0.5 내지 10 μm의 두께를 가진다. 배리어 층(314)은 상기 갈륨 나이트라이드(GaN) 층(313) 위에 형성되고 상기 갈륨 나이트라이드(GaN) 층(313)과 접촉된다. 게다가, 상기 배리어 층(314)은 AlGaN으로 구성되고 통상적으로 언-도프(un-doped)되며, 10% 내지 35%의 알루미늄(Al) 구성과 함께 50 Å 내지 300Å 의 두께를 가진다.
상기 집적 반도체 소자(300)는 소자들(320 및 330)을 포함하고, 이는 상기 소자들의 드레인들을 형성하는 옴 접촉부들(321 및 331)을 포함한다. 옴 접촉부들(323 및 333)은 소자들(320 및 330)의 소스들을 형성하고 게이트들(322 및 332)은 각각 소자들(320, 330)의 드레인들(321, 331) 및 소스들(323, 333) 사이에 제공된다. 또한, 게이트 구조(341)는 소자들(320 및 330) 사이에 제공되고 소자(330)의 게이트(332) 및 소자(320)의 게이트(322)와 동일한 필름 스택 및 동일한 공정 순서를 가진다. 게이트 구조(341)는 공간(342) 및 공간(343)과 함께 본 발명의 격리 구조(340)를 형성한다. 격리 구조(340)는 소자들(320 및 330)을 전기적으로 격리시킨다.
실시예에서, 게이트 구조(341)는 상기 두 소자(320, 330) 및 상기 게이트 드라이버를 포함하는 상기 회로 내에서, 바람직하게는 최대 음의 전압(most negative voltage)으로 바이어스 된다. 상기 회로 내 모든 소자들이 인핸스먼트-모드(E-mode) 타입의 소자라고 가정하면, 게이트 구조(341)는 그라운드(ground)로 연결될 수 있다. 또한 소자(320) 및 소자(330)가 하프 브리지(half bridge)를 형성하는 한 실시예에서, 만약 소자(320)가 하프 브리지 회로의 낮은 쪽이고 소자(330)가 하프 브리지 회로의 높은 쪽이라면, 게이트 구조(341)는 소자(320)의 소스(323)에 연결될 수 있다. 만약 상기 회로(300)가 하나의 디플리션-모드(D-moode) 소자를 포함한다면, 게이트 구조(341)는 상기 음의 전압 생성기에 단락(short)될 수 있다. 만약 소자(320)가 높은 전압에 참조된다면(즉, 이것의 소스(323)이 소자(330)의 소스(333)보다 더 높은 전위에 있다면), 전극(341) 및 공간(342)은 소자(320)의 소스(323)와 소자(330)의 소스(333) 간 차동 전압(voltage differential)을 지원한다. 소스들(323 및 333) 사이의 상기 공간(342)은 소자(320)로부터 최대 격리 전압(maximum isolation voltage)을 결정한다. 통상적으로, GaN 기반 재료 내에서 μm 당 50-200 볼트가 지원될 수 있다. 유사하게, 소자(330)가 높은 전압에 참조될 때 게이트 구조(341) 및 소스(333) 사이의 상기 공간(343)이 소자(330)로부터 최대 격리 전압을 결정한다.
유리하게도, 상기 격리는 본 발명에 따라 전용 격리 마스크 및 연관된 공정 단계 없이도 형성될 수 있다. 결과적으로, 본 발명의 격리는 종래의 제작 방법에 관해 상기에서 논의된 에칭되거나 주입된 격리보다 더 낮은 공정 비용을 가진다. 추가적으로, 본 발명의 소자(300)의 격리는 에칭되거나 주입된 격리보다 더 낮은 누설(leakage)을 가진다.
도 4는 본 발명의 제2 실시예에 따른 격리 구조(440)를 가진 갈륨 나이트라이드(GaN) 반도체 소자(400)를 도시한다. 상기 집적 반도체 소자(400)는 예를 들어, 실리콘(Si), 실리콘 카바이드(SiC) 또는 사파이어 등으로 구성될 수 있는 기판(411) 위에 형성된다. 버퍼 층(412)은 상기 기판 층(411) 위에 형성되고 상기 기판 층(411)을, 버퍼 층(412) 위에 형성되는, 갈륨 나이트라이드(GaN) 층(413)으로부터 분리시킨다. 바람직하게는, 갈륨 나이트라이드(GaN) 층(413)은 통상적으로 언-도프(un-doped)되고 0.5 내지 10μm의 두께를 가진다. 배리어 층(414)은 갈륨 나이트라이드(GaN) 층(413)의 위에 형성되고 상기 갈륨 나이트라이드(GaN) 층(413)과 접촉하여 형성된다. 실시예에서, 배리어 층(414)은 ALGaN으로 구성되고 통상적으로 언-도프(un-doped)되며, 10% 내지 35%의 알루미늄(Al) 구성과 함께 50Å 내지 300Å의 두께를 가진다.
반도체 소자(400)는 소자들(420 및 430)을 포함한다. 옴 접촉부들(421, 431)은 소자들(420 및 430)의 상기 드레인들을 형성하고, 옴 접촉부들(423 및 433)은 소자들(420 및 430)의 상기 소스들을 형성한다. 나아가, 게이트들(422 및 432)은 각각 소자들(420, 430)의 상기 드레인들(421, 431) 및 상기 소스들(423, 433) 사이에 제공된다. 또한, 게이트 구조들(444 및 445)은 소자들(420 및 430) 사이에 제공된다. 게이트 구조들(444 및 445)은 소자들(420 및 430)의 게이트들(422 및 432)과 동일한 필름 스택 및 동일한 공정 순서를 가진다. 도 4의 실시예에서, 옴 접촉부(441)는 게이트 구조들(444 및 445) 사이에 제공된다. 공간(442)은 게이트 구조(444)와 소자(420)의 소스(423) 사이에 제공되고, 공간(443)은 게이트 구조(445)와 소자(430)의 소스(433) 사이에 제공된다. 전체로서, 게이트 구조들(444 및 445), 옴 접촉부(441), 및 공간들(442 및 443)은 본 발명의 실시예에 따라 상기 반도체 소자(400)의 상기 격리 구조(440)를 형성하고, 소자(420) 및 소자(430)를 전기적으로 격리시킨다.
도 4에 도시된 본 발명의 실시예에서, 게이트 구조들(444 및 445)은 바람직하게는 인핸스먼트-모드 구조들이다. 바람직하게는, 게이트 구조(444), 게이트 구조(445), 및 옴 접촉부(441)는 플로팅(floating) 된 채로 어떤 외부 바이어스 전압에도 연결되지 않는다. 대안으로서, 게이트 구조(444), 게이트 구조(445), 및 옴 접촉부(441)는 함께 단락 되고(shorted) 상기 회로(400)의 가장 낮은 전압 레퍼런스(voltage reference)에 연결된다. 만약 소자(420)가 소자(430)보다 더 높은 전압을 얻는다면, 게이트 구조(444)는 역 바이어스 되고(reverse biased) 공간(442)을 따라 차동 전압(voltage differential)을 지원하며, 이는 소자(430)가 높은 전압에 의해 영향을 받는 것을 방지한다. 공간(442)은 소자(420)로부터 최대 격리 전압을 결정한다(즉, GaN 기반 재료에서 μm 당 약 50-200V). 유사하게, 소자(430)가 높은 전압을 얻을 때, 공간(443)은 최대 격리 전압을 결정한다.
도 4에 도시된 본 발명의 전형적인 소자(400)가 제1 실시예와 동일한 이점을 갖는다는 것을 인식해야 한다. 상기 격리 구역(440)은 전용 격리 마스크 및 연관된 공정 단계들 없이 형성되고, 에칭되거나 주입된 격리보다 더 저렴한 공정 비용을 가지며, 에칭된 격리 또는 주입된 격리보다 더 낮은 누설(leakage)을 가진다.
도 5는 본 발명의 제3 실시예에 따른 격리 구조(540)를 가진 갈륨 나이트라이드(GaN) 반도체 소자(500)를 도시한다. 예시적인 실시예에서, 상기 집적 반도체 소자(500)는, 예를 들어 실리콘(Si), 실리콘 카바이드(SiC) 또는 사파이어 등으로 구성될 수 있는 기판(511) 위에 형성된다. 버퍼 층(512)은 기판(511) 위에 형성되고 상기 기판 층(511)을 상기 버퍼 층(512) 위에 형성된 갈륨 나이트라이드(GaN)층(513)으로부터 분리시킨다. 상기 갈륨 나이트라이드(GaN) 층(513)은 통상적으로 언-도프(un-doped) 되고 0.5 내지 10μm의 두께를 가진다. 배리어 층(514)은 상기 갈륨 나이트라이드(GaN) 층(513) 위에 형성되고 상기 갈륨 나이트라이드(GaN) 층(513)과 접촉된다. 배리어 층(514)은 ALGaN으로 구성되고 통상적으로 언-도프(un-doped)되며 50Å 내지 300Å의 두께를 가진다. 바람직하게는, 배리어 층(514)은 10% 내지 35%의 알루미늄(Al) 구성을 가진다.
소자들(520 및 530)은 드레인 접촉부들(521 및 531), 소스 접촉부들(523 및 533) 및 각각의 드레인들(521, 531) 및 소스들(523, 533) 사이에 배치된 게이트들(522 및 532)을 가진다. 나아가, 게이트 구조들(544 및 545)은 소자들(520 및 530) 사이에 배치되고, 소자(520)의 소스(523)에 인접한 게이트 구조(544) 및 소자(530)의 소스(533)에 인접한 게이트 구조(545)를 가진다. 게이트 구조들(544 및 545)은 소자(520)의 게이트(522) 및 소자(530)의 게이트(532)와 동일한 필름 스택을 가지고 동일한 공정에 의해 형성된다. 게이트 구조들(544 및 545) 및 상기 게이트 구조들 사이의 공간(542)은 도 5에 도시된 전형적인 실시예에 따라 상기 소자(500)의 상기 격리 구조(540)를 전체로서 형성한다. 격리 구조(540)는 소자(520) 및 소자(530)를 전기적으로 격리시킨다.
상기 논의된 도 4에 도시된 실시예와 같이, 게이트 구조들(544 및 545)은 바람직하게는 인핸스먼트-모드 게이트들이다. 일 실시예에서, 게이트 구조(544)는 소자(520)의 상기 소스(523)로 단락되고, 게이트 구조(545)는 소자(530)의 상기 소스(533)로 단락된다. 만약 소자(520)가 소자(530)보다 더 높은 전압을 얻는다면, 게이트 구조(545)는 역 바이어스(reverse biased) 될 것이고 공간(542)을 따라 차동 전압(voltage differential)을 지원하며, 소자(530)가 소자(520)로부터 영향을 받는 것을 방지한다. 만약 소자(530)가 소자(520)보다 더 높은 전압을 얻는다면, 게이트 구조(544)는 역 바이어스(reverse biased) 될 것이고 공간(542)을 따라 차동 전압(voltage differential)을 지원하며, 소자(520)가 소자(530)로부터 영향을 받는 것을 방지한다. 게이트 구조들(544 및 545) 사이의 상기 공간(542)은 GaN 기반 재료 내 μm 당 50-200 볼트에서, 소자들(520 및 530) 간 최대 격리 전압을 결정한다. 일 실시예에서, 격리 구역(540)내의 게이트 구조들(544 및 545)은 소자(520)의 소스(523) 및 소자(530)의 소스(533)에 각각 연결될 수 있고, 이는 임의의 외부 전압 레퍼런스에 연결될 것을 필요로 하지 않는다. 이 실시예의 한 개선에서, 상기 소자(500)의 가장 낮은 전압 레퍼런스에 연결되는 상기 게이트 구조들(544 및 545)을 가지는 것이 가능하다.
도 5에 도시된 상기 소자(500)는 도 3 및 4와 관련하여 각각 상기에서 논의된 제1 및 제2 실시예와 동일한 이점을 가진다. 상기 격리 구역(540)은 전용 격리 마스크 및 연관된 공정 단계들 없이 형성되고, 상기 에칭되거나 주입된 격리보다 더 낮은 공정 비용을 가지며, 에칭된 격리 및 주입된 격리보다 더 낮은 누설(leakage)을 가진다. 추가적으로, 상기 소자(500)는 오직 한 공간(542)만을 요구하며, 이는 상기 격리 구역(540)이 더 적은 면적 및 감소된 비용을 가질 수 있다는 것을 의미한다. 나아가, 본 발명의 제3 실시예에서, 상기 게이트 구조들(544 및 545)은 임의의 외부 전압 레퍼런스에 연결될 필요가 없다.
도 6은 본 발명의 제4 실시예에 따른 격리 구조(640)를 가지는 갈륨 나이트라이드(GaN) 반도체 소자(600)를 도시한다. 상기 집적 반도체 소자(600)는 표면 도전 층(surface conductive layers) 및 갈륨 나이트라이드(GaN) 층(613)의 2-차원 전자 기체(2DEG)가 에칭 또는 이온 주입에 의해 제거되는 영역(643) 또는 개구부(opening)가 존재한다는 것을 제외하면, 도 5에 도시된 소자(500)와 유사하다.
도시된 것처럼, 소자(600)는 상기 기판 층(611)을 갈륨 나이트라이드(GaN) 층(613)으로부터 분리시키는 버퍼 층(612)을 가지는 기판(611) 위에 형성된다. 배리어 층(614)은 GaN 층(613) 위에 형성되고 AlGaN을 포함하며 통상적으로 50Å 내지 300Å의 두께로 언-도프(un-doped)되고 알루미늄(Al) 구성은 10% 내지 35%이다. 소자(620)는 드레인(621), 게이트(622) 및 소스(623)을 포함한다. 소자(630)는 드레인(631), 게이트(632) 및 소스(633)를 포함한다. 게이트 구조들(644 및 645)은 게이트(622) 및 게이트(632)와 동일한 필름 스택 및 동일한 공정 순서를 가진다. 바람직하게는, 게이트 구조(644)는 상기 소스(623)로 단락되고 게이트 구조(645)는 상기 소스(633)로 단락된다. 공간(642)은 게이트 구조들(644 및 645) 사이에 제공되고, 상기 영역(643)은 표면 도전 층(예를 들어, 배리어 층(614)) 및 상기 2-차원 전자 가스(2DEG)를 에칭 또는 이온 주입에 의해 GaN 층(613)으로부터 제거함으로써 공간(642) 아래에 형성된다. 게이트 구조들(644 및 645), 공간(642), 및 영역(643)은 전체로서 격리 구조(640)를 형성하고, 소자들(620 및 630)을 전기적으로 격리시킨다.
위에서 언급된 것처럼, 상기 소자(600)는 에칭되거나 주입된 영역(643)이 상기 두 게이트 구조(644 및 645) 사이에 제공된다는 것을 제외하고는, 도 5에 도시된 상기 소자(500)과 유사하다. 영역(643) 때문에, 소자(600)는 소자(500)보다 더 낮은 누설(leakage)을 가진다. 또한, 상기 두 게이트 구조(644 및 645) 사이의 상기 공간을 줄이는 것이 가능하다. 격리 영역(643)은 상기 액티브 층들을 이온 주입하거나, 또는 계류 중인 2013년 7월 8일 출원된 US 가 출원 제61/843,804에서와같이 자기-정렬(self-aligned) 격리 형성에 의해 생성될 수 있다.
도 7(a) 내지 도 7(d)는 도 6에서 도시되고 상기 논의된 GaN 반도체 소자(600)를 제조하는 전형적인 방법을 도시한다. 이러한 예에서, 상기 반도체 소자의 격리 영역(740)은 자기-정렬(self-aligned) 격리 기법에 의해 형성될 수 있다. 특히, 도 7(a)는 기판(711), 버퍼 층(712), GaN 층(713), 및 배리어 층(714)을 포함하는 EPI 구조의 시작 단계의 형성을 도시한다. 상기 증착은 원자 층 증착(atomic layer deposition) 또는 플라즈마 화학 기상 증착법(plasma enhanced chemical vapor deposition)과 같은, 임의의 종래의 증착 기법을 이용하여 수행될 수 있다는 것을 이해해야 한다. 다음으로, 도 7(b)는 유전 층(715)의 증착, 및 접촉 마스킹 및 에칭을 수행한 이후의 구조를 도시한다. 바람직하게는, 유전 층(715)은 Si3N4와 같은 유전 필름이다. 도 7(c)는 접촉 금속 층(예를 들어, 포토레지스트(717)), 접촉 금속 마스크를 증착하는 단계 및 금속 에칭 이후의 구조를 도시한다. 도 7(d)는 상기 포토레지스트(717)가 제거되고 상기 게이트 구조들(744 및 745)이 형성된 이후의 소자를 도시한다. 도시된 바와 같이, 결과물 반도체 소자는 드레인, 게이트 및 소스 접촉부들(721 내지 723)을 가진 트랜지스터 소자(720), 및 드레인, 게이트 및 소스 접촉부들(731 내지 733)을 가진 트랜지스터 소자(730)를 포함한다. 표면 도전 층들(surface conductive layers) 및 갈륨 나이트라이드(GaN) 층(713)의 2-차원 전자 기체(2DEG)가 에칭 또는 이온 주입에 의해 형성되는 상기 격리영역(743) 또는 개구부. 유리하게도, 상기 격리 구조(740)는 전용 마스크 없이 형성된다.
상기 설명 및 도면들은 단지 본 명세서에 기술되어 특징 및 장점을 달성하기 위한 특정 실시예들의 예시로만 간주되어야 한다. 특정 공정 조건에 대한 변경 및 대체가 이루어질 수 있다. 따라서, 본 발명의 실시예들은 전술한 설명 및 도면예들에 의해 한정되는 것으로 간주되지 않는다.
Claims (17)
- 집적 반도체 소자로서,
기판 층 상에 배치된 버퍼 층;
상기 버퍼 층 상에 배치된 갈륨 나이트라이드 층;
상기 갈륨 나이트라이드 층 상에 배치된 배리어 층;
상기 배리어 층의 노출된 표면의 제1 부분 상에 형성된 제1 트랜지스터 소자에 대한 복수의 제1 소자 접촉부들;
상기 배리어 층의 상기 노출된 표면의 제2 부분 상에 형성된 제2 트랜지스터 소자에 대한 복수의 제2 소자 접촉부들;
상기 배리어의 상기 표면의 제3 부분 상에 형성된 적어도 하나의 게이트 구조를 포함하되,
상기 게이트 구조는, 상기 제1 트랜지스터 소자를 상기 제2 트랜지스터 소자로부터 전기적으로 격리시키는 집적 반도체 소자의 격리 영역을 형성하기 위해, 상기 복수의 제1 소자 접촉부들 및 상기 복수의 제2 소자 접촉부들 사이에 배치되는, 집적 반도체 소자.
- 제1항에 있어서,
상기 복수의 제1 소자 접촉부들은 상기 제1 트랜지스터 소자에 대한 소스, 게이트 및 드레인 접촉부들을 포함하고, 상기 복수의 제2 소자 접촉부들은 상기 제2 트랜지스터 소자에 대한 소스, 게이트 및 드레인 접촉부들을 포함하는, 집적 반도체 소자.
- 제2항에 있어서,
상기 게이트 구조는 상기 제1 및 제2 트랜지스터 소자들의 상기 각각의 소스 접촉부들 사이에 배치되는, 집적 반도체 소자.
- 제2항에 있어서,
상기 제1 및 제2 트랜지스터 소자들의 상기 게이트 접촉부들 및 상기 게이트 구조는 공통된 필름 스택(common film stack)을 포함하는, 집적 반도체 소자.
- 제2항에 있어서,
상기 제1 및 제2 트랜지스터 소자들의 상기 게이트 접촉부들 및 상기 게이트 구조는 공통된 공정 순서들(common process sequences)로부터 제작되는, 집적 반도체 소자.
- 제2항에 있어서,
상기 게이트 구조는 상기 제1 트랜지스터 소자 및 상기 제2 트랜지스터 소자 중 어느 하나의 소스 접촉부에 전기적으로 결합되는, 집적 반도체 소자.
- 제2항에 있어서,
상기 게이트 구조는 상기 집적 반도체 소자 내에서 최대 음의 전압으로 바이어스된(biased), 집적 반도체 소자.
- 집적 반도체 소자로서,
기판 층 상에 배치된 버퍼 층;
상기 버퍼 층 상에 배치된 갈륨 나이트라이드 층;
상기 갈륨 나이트라이드 층 상에 배치된 배리어 층;
상기 배리어 층의 노출된 표면의 제1 부분 상에 형성된 제1 트랜지스터 소자에 대한 복수의 제1 소자 접촉부들(contacts);
상기 배리어 층의 상기 노출된 표면의 제2 부분 상에 형성된 제2 트랜지스터 소자에 대한 복수의 제2 소자 접촉부들;
상기 배리어의 상기 표면의 제3 부분 상에 형성된 한 쌍의 게이트 구조를 포함하되,
상기 한 쌍의 게이트 구조는, 상기 제1 트랜지스터 소자를 상기 제2 트랜지스터 소자로부터 전기적으로 격리시키는 상기 집적 반도체 소자의 격리 영역을 형성하기 위해, 상기 복수의 제1 소자 접촉부들 및 상기 복수의 제2 소자 접촉부들 사이에 배치되는, 집적 반도체 소자.
- 제8항에 있어서,
상기 복수의 제1 소자 접촉부들은 상기 제1 트랜지스터 소자에 대한 소스, 게이트 및 드레인 접촉부들을 포함하고, 상기 복수의 제2 소자 접촉부들은 상기 제2 트랜지스터 소자에 대한 소스, 게이트 및 드레인 접촉부들을 포함하는, 집적 반도체 소자.
- 제9항에 있어서,
상기 한 쌍의 게이트 구조는 상기 제1 및 제2 트랜지스터 소자들의 상기 각각의 소스 접촉부들 사이에 배치되는, 집적 반도체 소자.
- 제9항에 있어서,
상기 제1 및 제2 트랜지스터 소자들의 상기 게이트 접촉부들 및 상기 한 쌍의 게이트 구조는 공통된 필름 스택(common film stack)을 포함하는, 집적 반도체 소자.
- 제9항에 있어서,
상기 제1 및 제2 트랜지스터 소자들의 상기 게이트 접촉부들 및 상기 한 쌍의 게이트 구조는 공통된 공정 순서들(common process sequences)로부터 제작되는, 집적 반도체 소자.
- 제9항에 있어서,
상기 한 쌍의 게이트 구조 사이의 상기 배리어의 상기 표면의 상기 제3 부분 상에 형성된 옴 접촉부(ohmic contact)를 더 포함하여, 상기 한 쌍의 게이트 구조 및 상기 옴 접촉부는 상기 격리 영역을 형성하는, 집적 반도체 소자.
- 제13항에 있어서,
상기 한 쌍의 게이트 구조는 인핸스먼트-모드(enhancement-mode) 구조이고, 상기 한 쌍의 게이트 구조 및 상기 옴 접촉부는 외부 바이어스 전압에 전기적으로 연결되지 않은, 집적 반도체 소자.
- 제13항에 있어서,
상기 한 쌍의 게이트 구조는 인핸스먼트-모드 구조이고, 상기 한 쌍의 게이트 구조 및 상기 옴 접촉부는 서로 단락 되고(shorted), 상기 집적 반도체 소자의 가장 낮은 전압 레퍼런스(a lowest voltage reference)에 연결되는, 집적 반도체 소자.
- 제9항에 있어서, 상기 한 쌍의 게이트 구조는 상기 제1 및 제2 트랜지스터 소자들의 상기 소스 접촉부들에 근접하여 각각 배치되고, 격리 개구부(isolation opening)가 상기 한 쌍의 게이트 구조 사이에 형성되는, 집적 반도체 소자.
- 제16항에 있어서,
상기 격리 윈도우(isolation window)는 상기 배리어 층의 상기 표면의 상기 제3 부분 및 상기 배리어 층의 상기 제3 부분 아래의 상기 갈륨 나이트라이드 층의 한 부분에서 정의되는, 집적 반도체 소자.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
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