CN105359275A - 氮化镓器件和集成电路中的隔离结构 - Google Patents

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Abstract

一种集成半导体器件包括基板层、配置在基板层上的缓冲层、配置在缓冲层上的氮化镓层和配置在氮化镓层上的阻挡层。另外，用于多个晶体管器件的多个欧姆接触是形成在阻挡层上。具体地，用于第一晶体管器件的多个第一欧姆接触是形成在阻挡层的表面的第一部分上，而用于第二晶体管器件的多个第二欧姆接触是形成在阻挡层的表面的第二部分上。

Description

氮化镓器件和集成电路中的隔离结构
技术领域
本发明涉及氮化镓器件和集成电路的领域。特别是，本发明涉及用于隔离集成半导体器件中的电子器件的方法和结构。
背景技术
氮化镓(GaN)半导体器件，因为它们在高频率切换、能够传达大电流并支持高电压的能力而越来越可取。这些器件的发展已普遍被瞄准在高功率/高频率应用。制造用于这些类型的应用的器件是基于展示高电子迁移率和被不同地称为异质结场效应晶体管(HFET)、或高电子迁移率晶体管(HEMT)、或调制掺杂场效应晶体管(MODFET)的一般器件结构。这些类型的器件通常能够承受高电压，例如30V至2000V且同时操作在高频率，例如100kHZ-100GHz。
GaNHEMT器件包括具有至少二氮化物层的氮化物半导体。形成在半导体或缓冲层上的不同材料产生具有不同带隙的层。在相邻氮化层中的不同材料也产生极化，其有助于两层的交界处附近的导电性二维电子气(2DEG)区域，特别是在具有较窄带隙的层。
产生极化的氮化物层典型地包括相邻于GaN的层的AlGaN的阻挡层，以包括2DEG，其允许电荷流过器件。此阻挡层可被掺杂或不掺杂。因为在栅极处于零栅极偏压下存在2DEG区域，因此大多数氮化物器件通常在常导通上或是耗尽模式器件。如果在栅极处于零施加栅极偏压下，2DEG区域被耗尽(即，被移除)，器件可以是增强型器件。增强型器件是常闭以及因为它们提供添加的安全性且因为它们更容易简单控制并成本低的驱动器电路而令人满意的。增强型器件需要在栅级施加正偏压，以传导电流。
由多个器件组成的集成电路(ICs)，其是彼此相邻设置。如果没有电性隔离，这些器件将彼此相互作用，其阻止ICs，不让正确地工作。
图1(a)和1(b)示出具有两个器件10和20以及配置于其之间隔离区域30a、30b的常规集成电路的示例。隔离区域30a、30b提供来有意地移除2DEG，以最小化寄生电容。如图所示，器件10包括漏极11、栅极12和源极13。同样地，器件20包括漏极21、栅极22和源极23。隔离区域30a、30b电性地分离器件10和20，使得器件10的源极13和器件20的源极23将处于不同电位。
对于常规制造方法，隔离区域30a、30b是通过由如图1(a)所示的蚀刻来移除导电层或通过由如图1(b)所示的离子注入来将导电层转换成隔离层而形成。如图进一步所示，隔离区域30a、30b是通过LISO的空间来分离。在以氮化镓(GaN)为基础的材料中，隔离击穿电压可以和具有每μm50～200V的LISO成比例。
隔离结构是通常以如图2(a)和(b)所示的专用掩膜来制造。在图2(a)中，通常使用C12-为基础、BC13-为基础或氩-为基础的等离子体，隔离蚀刻来建立隔离区域50c。在图2(b)中，隔离注入种类典型地是铁(Fe)、镁(Mg)、氧(O)或氮(N)。在以蚀刻或离子注入来制造隔离区域50c、50d，专用隔离掩膜是使用来在晶圆的上面形成图案化光阻40。隔离区域50c、50d是暴露的，而器件10和器件20的器件区域是以光阻40来覆盖。
制造隔离结构的现有方法遭受许多缺点的困扰，包括：(1)需要具有增加成本的关联工艺步骤的专用掩膜；(2)通过蚀刻的隔离，其可能导致具有沟泄漏电流的蚀刻表面；及(3)通过离子注入的隔离，其中隔离区域的电阻率可以在高温处理之后被降低。
因此，将令人满意的是提供用于制造隔离结构的工艺，其不需要导致具有减少泄漏电流的结构的专用掩膜并且不会遭受隔离区域的电阻退化的困扰。
发明内容
下面所述的实施例通过提供包括两个或两个以上晶体管器件之间的隔离区域的GaN半导体器件的制造方法，以对付如上所述的问题和其他问题。
本文公开的集成半导体器件包括基板层、配置在基板层上的缓冲层、配置在缓冲层上的氮化镓层和配置在氮化镓层上的阻挡层。另外，用于多个晶体管器件的多个欧姆接触是形成在阻挡层上。具体地，用于第一晶体管器件的多个第一欧姆接触是形成在阻挡层的表面的第一部分上，而用于第二晶体管器件的多个第二欧姆接触是形成在阻挡层的表面的第二部分上。另外，一个或多个栅极结构是形成在第一和第二晶体管器件之间的阻挡的表面的第三部分上。较佳地，栅极结构和栅极结构与晶体管器件的源极接触之间的空间共同地形成隔离区域，其从第二晶体管器件电性地隔离第一晶体管器件。另外，一个或多个栅极结构具有相同膜堆叠和如第一和第二晶体管的栅极接触的相同工艺顺序。
附图说明
当与其中相同的参考字符标识相应的组件，其中所述结合附图的特征、目的和本发明的优点将以下详细的描述而变得更加清楚，且其中：
图1(a)示出具有通过蚀刻有源层形成隔离的常规集成电路的剖面图。
图1(b)示出具有通过注入离子到EPI形成隔离的常规集成电路的剖面图。
图2(a)示出具有通过使用专用掩膜蚀刻掉有源层形成隔离区的常规集成电路的剖面图。
图2(b)示出具有通过使用专用掩膜注入离子到到有源层形成隔离区的常规集成电路的剖面图。
图3是根据本发明的第一实施例的具有隔离结构的集成电路。
图4是根据本发明的第二实施例的具有隔离结构的集成电路。
图5是根据本发明的第三实施例的具有隔离结构的集成电路。
图6是根据本发明的第四实施例的具有隔离结构的集成电路。
图7(a)-7(d)示出用于制造图6的隔离结构的选择的处理步骤。
附图不一定按比例绘制，且类似结构或功能的组件通常由用于说明整个附图的目的相似参考标记表示。附图仅用于促进本文所述的各种实施例的描述；附图没有描述本文所公开的教导的每一观点，并且不限制权利要求的范围。
具体实施方式
在以下的详细描述中，参考了某些实施例。此详细说明仅旨在教导现有技术的技术人员进一步详细说明用于实现本教导的较佳观点，并且不旨在限制权利要求的范围。因此，在下面的详细描述中公开的特征的组合可能没有必要实现在最广泛意义上的教导，并且代替教导仅仅描述本教导的特别有代表性的示例。应该了解的是，其他实施例可以被采用，并且各种结构、逻辑和电性变化可以制造。
图3示出根据本发明的第一实施例的具有隔离结构340的氮化镓(GaN)半导体器件300。集成半导体器件300是形成在基板311上，基板311可例如包括硅(Si)、碳化硅(SiC)或蓝宝石。缓冲层312是形成在基板层311上并从氮化镓(GaN)层313分离基板层311。在示例实施例中，氮化镓(GaN)层313是通常未掺杂且具有5至10μm的厚度。阻挡层314是形成在氮化镓(GaN)层313上并接触氮化镓(GaN)层313。另外，阻挡层314由AlGaN形成且是通常未掺杂，并具有至的厚度和从10％至35％的铝(Al)成分。
集成半导体器件300包括器件320和330，其包括形成器件的漏极的欧姆接触321和331。欧姆接触323和333形成器件320和330的源极以及栅极322和332分别被提供在漏极321、331和源极323、333之间。另外，栅极结构341被提供在器件320和330之间且具有如器件320的栅极322和器件330的栅极332的相同膜堆叠和相同工艺顺序。栅极结构341与空间342和空间343一起形成本发明的隔离结构340。隔离结构340电性地隔离器件320和330。
在示例实施例中，栅极结构341是较佳地偏压至包括两个器件320、330和栅极驱动器的电路的最负电压。假定电路中的所有器件是加强型(E-型)器件，栅极结构341可以连接至接地。同样地，在一实施例，其中器件320和330形成半桥，且如果器件320是半桥电路的低侧且器件330是半桥电路的高侧，栅极结构341可连接至器件320的源极323。如果电路300包含一个耗尽型(D-型)器件，栅极结构341可短路至负电压产生器。如果器件320是涉及至高电压(即，它的源极323是在高于器件330的源极333的位势)，电极341和空间342支持器件320的源极323和器件330的源极333之间的电压差。源极323和333之间的空间342从器件320确定最大隔离电压。通常地，每μm50-200电压可被支持在以GaN为基础的材料中。相似地，当器件330涉及至高电压时，栅极结构341和源极333之间的空间343从器件330决定最大隔离电压。
有利的是，隔离是没有专用隔离掩膜形成，并关联根据本发明相的处理步骤。因此，本发明的隔离具有低于相对于现有技术的制造方法如上所述的蚀刻或注入隔离的处理成本。另外，本发明器件300的隔离具有低于蚀刻隔离或注入隔离的泄漏。
图4示出根据本发明的第二实施例的具有隔离结构440的氮化镓(GaN)半导体器件400。集成半导体器件400是形成在基板411上，基板411可例如包括硅(Si)、碳化硅(SiC)或蓝宝石氮化镓。缓冲层412是形成在基板层411上并从形成在缓冲层412上的氮化镓(GaN)层413分离基板层411。较佳地，氮化镓(GaN)层413是通常未掺杂且具有5至10μm的厚度。阻挡层414是形成在氮化镓(GaN)层413上并接触氮化镓(GaN)层413。在示例实施例中，阻挡层414由AlGaN形成且是通常未掺杂，并具有至的厚度和从10％至35％的铝(Al)成分。
集成半导体器件400包括器件420和430。欧姆接触421、431形成器件420和430的漏极以及欧姆接触423和433形成器件420和430的源极。进一步，栅极422和432分别被提供在器件420和430的漏极422、432和源极423、433之间。另外，栅极结构444和445被提供在器件420和430之间。栅极结构444和445具有与器件420和430的栅极422和432相同膜堆叠和相同工艺顺序。在图4的示例实施例中，欧姆接触441是提供在栅极结构444和445之间。空间442是提供在栅极结构444和器件420的源极423之间，且空间443是提供在栅极结构445和装置430的源极433之间。因此，根据本发明的实施例，栅极结构444和445、欧姆接触441与空间442和443形成半导体器件400的隔离结构440，其电性地隔离器件420和器件430。
在图4示出的本发明的实施例中，栅极结构444和445较佳地是增强形结构。较佳地，栅极结构444、栅极结构445和欧姆接触441是浮接且没有连接至任何外部偏压。可替代地，栅极结构444、栅极结构445和欧姆接触441是一起短路且连接至电路400的最低电压参考。如果器件420遭受高于器件430的电压，栅极结构444是反向偏压且支持横越空间的电压差动，其阻止器件430不让高电压影响到器件430。空间442(即，在以GaN为基础的材料的大约每μm50-200V处)确定从器件420的最大隔离电压。相似地，当器件430遭受高电压，空间443确定最大隔离电压。
应当理解的是，图4示出的本发明的示例器件400具有如第一实施例的相同优点。隔离区域440是没有专用隔离掩膜形成，并且相关处理步骤具有低于蚀刻或注入隔离的处理成本及具有低于蚀刻隔离或注入隔离。
图5示出根据本发明的第三实施例的具有隔离结构540的氮化镓(GaN)半导体器件500。在示例实施例中，集成半导体器件500是形成在基板511上，基板511可例如包括硅(Si)、碳化硅(SiC)或蓝宝石。缓冲层512是形成在基板层511上并从形成在缓冲层512上的氮化镓(GaN)层513分离基板层511。氮化镓(GaN)层513是通常未掺杂且具有5至10μm的厚度。阻挡层514是形成在氮化镓(GaN)层513上并接触氮化镓(GaN)层513。阻挡层514由AlGaN形成且是通常未掺杂，并具有至的厚度。较佳地，阻挡层514具有从10％至35％的铝(Al)成分。
器件520和530具有漏极接触521和531、源极接触523和533及配置在各自的漏极521、531和源极523、533之间的栅极522和532。另外，栅极结构544和545以栅极结构544配置在器件520和530之间，其具有相邻于器件520的源极523的栅极结构544和相邻于器件530的源极533的栅极结构545。栅极结构544和545具有如器件520的栅极522和器件530的栅极532的相同膜堆叠和相同工艺顺序。根据图5示出的示例实施例，栅极结构544和545及在栅极结构之间的空间542共同地形成器件500的隔离结构540。隔离结构540电性地隔离器件520和器件530。
如上所述图4示出的实施例，栅极结构544和545较佳地是加强型栅极。在一个实施例中，栅极结构544是短路至器件520的源极523，及栅极结构545是短路至器件530的源极533。如果器件520遭受高于器件530的电压，栅极结构545将是反向偏压且支持穿过空间542的电压差动，其阻止器件530不让器件520影响。如果器件530遭受高于器件520的电压，栅极结构544将是反向偏压且支持穿过空间542的电压差动，其阻止器件520不让器件530影响。在栅极结构544和545之间的空间542在以GaN为基础的材料的每μm50-200电压确定器件520和530之间的最大隔离电压。在一个实施例中，隔离区域540的栅极结构544和545可以分别地连接至器件520的源极523和器件530的源极533，其不需要连接至任何外部电压参考。在此实施例的一个改进，有可能具有连接至器件500的最低电压参考的栅极结构544和545。
图5示出的器件500具有分别地如以上关于图3和图4所述的第一和第二实施例的相同优点。隔离区域540是没有专用隔离掩膜形成，并且相关处理步骤具有低于蚀刻或注入隔离的处理成本及具有低于蚀刻隔离和注入隔离的泄漏。另外，器件500仅需要一个空间542，其意味着隔离区域540可占用较少区域并降低成本。此外，在本发明的第三实施例中，栅极结构544和545不需要连接至任何外部电压参考。
图6示出根据本发明的第四实施例的具有隔离结构640的氮化镓(GaN)半导体器件600。集成半导体器件600是相似于图5的器件500，除了有一个区域643或开口，在所述区域643或开口处氮化镓(GaN)层的表面导电层和二维电子气(2DEG)是通过蚀刻或离子注入来移除。
如图所示，器件600是形成在基板611上，且基板611具有从氮化镓(GaN)层613分离基板611的缓冲层612。阻挡层614是形成在GaN层613并包括AlGaN，且是通常未掺杂，并具有至的厚度和10％至35％的铝(Al)成分。器件620包括漏极621、栅极622和源极623。器件630包括漏极631、栅极632和源极633。栅极结构644和645具有如栅极622和栅极632的相同膜堆叠和相同工艺顺序。较佳地，栅极结构644是短路至源极623，且栅极结构645是短路至源极633。空间642被提供在栅极结构644和645之间，且区域643通过由蚀刻或离子注入移除GaN层的表面导电层(例如，阻挡层614)和二维电子气(2DEG)而形成在空间642的下方。栅极结构644和645、空间642和区域643共同地形成隔离结构640，其电性地隔离器件620和630。
如上所述，器件600是相似于图5示出的器件500，除了蚀刻或注入区域643被提供在两个栅极结构644和645之间。由于区域643，因此器件600具有低于器件500的泄漏。另外，有可能减少在两个栅极结构644和645之间的空间。隔离区域643可以通过由蚀刻去除有源层、由离子注入或由自对准隔离形成，如2013年7月8日提交的共同待决的号为61/843,804的美国临时申请号61/843,804中。
图7(a)至7(d)示出如图6示出和如上所述的制备GaN半导体器件600示例方法。在此示例，半导体器件的隔离区域740是通过自对准隔离技术来形成。特别是，图7(a)示出形成起始EPI结构，其包括基板711、缓冲层712、GaN层713和阻挡层714。应当理解的是，可以使用任何常规沉积技术，例如原子层沈积或等离子体辅助化学气相沉积等，来形成沉积。接着，图7(b)示出在介电层715的沉积之后和在执行接触掩膜和蚀刻之后的结构。较佳地，介电层715是介电膜，例如Si3N4。图7(c)示出在沉积接触式金属层(例如，光阻717)、接触金属掩膜和金属蚀刻之后的结构。图7(d)示出在光阻717被剥离和栅极结构744和745被形成之后的器件。如图所示，所得的半导体器件包括具有漏极、栅极和源极接触721-723的晶体管器件720和具有漏极、栅极和源极接触731-733的晶体管器件730。在氮化镓(GaN)层713的表面导电层和二维电子气(2DEG)的隔离区域743或开口是通过蚀刻或离子注入来形成。有利的是，隔离结构是没有专用掩膜形成。
上面的描述和附图仅仅被认为是说明性的具体实施例，其实现本文描述的特征和优点。修改和替换成具体处理条件可被进行。因此本发明的实施例不被视为由前面的描述和附图来限制。

Claims (17)

1.集成半导体器件，包括：
缓冲层，配置在基板层上；
氮化镓层，配置在所述缓冲层上；
阻挡层，配置在所述氮化镓层上；
用于第一晶体管器件的多个第一器件接触，形成在所述阻挡层的暴露表面的第一部分上；
用于第二晶体管器件的多个第二器件接触，形成在所述阻挡层的所述暴露表面的第二部分上；
至少一栅极结构，形成在所述阻挡的所述表面的第三部分，
其中所述栅极结构配置在所述多个第一器件接触和所述多个第二器件接触之间，以形成所述集成半导体器件的隔离区域，其从所述第二晶体管器件电性地隔离所述第一晶体管器件。
2.根据权利要求1所述的集成半导体器件，其中所述多个第一器件接触包括用于所述第一晶体管器件的源极接触、栅极接触和漏极接触，且所述多个第二器件接触包括用于所述第二晶体管器件的源极接触、栅极接触和漏极接触。
3.根据权利要求2所述的集成半导体器件，其中所述栅极结构配置在所述第一和第二晶体管器件的各自的源极接触之间。
4.根据权利要求2所述的集成半导体器件，其中所述栅极结构和所述第一和第二晶体管器件的所述栅极接触包括共同的膜堆叠。
5.根据权利要求2所述的集成半导体器件，其中所述栅极结构和所述第一和第二晶体管器件的所述栅极接触是由共同的工艺顺序制造。
6.根据权利要求2所述的集成半导体器件，其中所述栅极结构电性地耦接所述第一晶体管器件和所述第二晶体管器件中的其中之一的源极接触。
7.根据权利要求2所述的集成半导体器件，其中所述栅极结构是在所述集成半导体器件中偏压在最负电压。
8.集成半导体器件，包括：
缓冲层，配置在基板层上；
氮化镓层，配置在所述缓冲层上；
阻挡层，配置在所述氮化镓层上；
用于第一晶体管器件的多个第一器件接触，形成在所述阻挡层的暴露表面的第一部分上；
用于第二晶体管器件的多个第二器件接触，形成在所述阻挡层的所述暴露表面的第二部分上；
一对栅极结构，形成在所述阻挡的所述表面的第三部分，
其中所述一对栅极结构配置在所述多个第一器件接触和所述多个第二器件接触之间，以形成所述集成半导体器件的隔离区域，其从所述第二晶体管器件电性地隔离所述第一晶体管器件。
9.根据权利要求8所述的集成半导体器件，其中所述多个第一器件接触包括用于所述第一晶体管器件的源极接触、栅极接触和漏极接触，且所述多个第二器件接触包括用于所述第二晶体管器件的源极接触、栅极接触和漏极接触。
10.根据权利要求9所述的集成半导体器件，其中所述一对栅极结构配置在所述第一和第二晶体管器件的各自的源极接触之间。
11.根据权利要求9所述的集成半导体器件，其中所述一对栅极结构和所述第一和第二晶体管器件的所述栅极接触包括共同的膜堆叠。
12.根据权利要求9所述的集成半导体器件，其中所述一对栅极结构和所述第一和第二晶体管器件的所述栅极接触是由共同的工艺顺序制造。
13.根据权利要求9所述的集成半导体器件，还包括欧姆接触，形成在所述一对栅极结构之间的所述阻挡的所述表面的所述第三部分上，使得所述一对栅极结构和所述欧姆接触形成所述隔离区域。
14.根据权利要求13所述的集成半导体器件，其中所述一对栅极结构是增强型结构，且所述一对栅极结构和所述欧姆接触没有电性地连接到外部偏压。
15.根据权利要求13所述的集成半导体器件，其中所述一对栅极结构是增强型结构，且所述一对栅极结构和所述欧姆接触互相短路并连接到所述集成半导体器件的最低电压参考。
16.根据权利要求9所述的集成半导体器件，其中所述一对栅极结构分别配置为相邻于所述第一和第二晶体管器件的所述源极接触，且隔离开口形成在所述一对栅极结构之间。
17.根据权利要求16所述的集成半导体器件，其中所述隔离窗限定在所述阻挡层的所述表面的所述第三部分中和所述阻挡层的所述第三部分下方的所述氮化镓层的部分中。
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